传输时钟同步技术分析论文

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同步模块是每个系统的心脏，它为系统中的其他每个模块馈送正确的时钟信号。因此需要对同步模块的设计和实现给予特别关注。本文对影响系统设计的时钟特性进行了考察，并对信号恶化的原因进行了评估。本文还分析了同步恶化的影响，并对标准化组织为确保传输质量和各种传输设备的互操作性而制定的标准要求进行了探讨。

摘要：

网络同步和时钟产生是高速传输系统设计的重要方面。为了通过降低发射和接收错误来提高网络效率，必须使系统的各个阶段都要使用的时钟的质量保持特定的等级。网络标准定义同步网络的体系结构及其在标准接口上的预期性能，以保证传输质量和传输设备的无缝集成。有大量的同步问题，系统设计人员在建立系统体系结构时必须十分清楚。本文论述了时钟恶化的各种来源，如抖动和漂移。本文还讨论了传输系统中时钟恶化的原因和影响，并分析了标准要求，提出了各种实现技巧。

基本概念：抖动和漂移

抖动的一般定义可以是“一个事件对其理想出现的短暂偏离”。在数字传输系统中，抖动被定义为数字信号的重要时刻在时间上偏离其理想位置的短暂变动。重要时刻可以是一个周期为T1的位流的最佳采样时刻。虽然希望各个位在T的整数倍位置出现，但实际上会有所不同。这种脉冲位置调制被认为是一种抖动。这也被称为数字信号的相位噪声。在下图中，实际信号边沿在理想信号边沿附近作周期性移动，演示了周期性抖动的概念。

图1.抖动示意

抖动，不同于相位噪声，它以单位间隔(UI)为单位来表示。一个单位间隔相当于一个信号周期(T)，等于360度。假设事件为E，第n次出现表示为tE[n]。则瞬时抖动可以表示为：

一组包括N个抖动测量的峰到峰抖动值使用最小和最大瞬时抖动测量计算如下：

漂移是低频抖动。两者之间的典型划分点为10Hz。抖动和漂移所导致的影响会显现在传输系统的不同但特定的区域。

抖动类型

根据产生原因，抖动可分成两种主要类型：随机抖动和确定性抖动。随机抖动，正如其名，是不可预测的，由随机的噪声影响如热噪声等引起。随机抖动通常发生在数字信号的边沿转换期间，造成随机的区间交叉。毫无疑问，随机抖动具有高斯概率密度函数(PDF)，由其均值(μ)和均方根值(rms)(σ)决定。由于高斯函数的尾在均值的两侧无限延伸，瞬时抖动和峰到峰抖动可以是无限值。因此随机抖动通常采用其均方根值来表示和测量。

图2.以高斯概率密度函数表示的随机抖动

对抖动余量来讲，峰到峰抖动比均方根抖动更为有用，因此需要把随机抖动的均方根值转换成峰到峰值。为将均方根抖动转换成峰到峰抖动，定义了随机抖动高斯函数的任意极限(arbitrarylimit)。误码率(BER)是这种转换中的一个有用参数，其假设高斯函数中的瞬时抖动一旦落在其强制极限之外即出现误码。通过下面两个公式，就可以得到均方根抖动到峰到峰抖动的换算。3

由公式可得到下表，表中峰到峰抖动对应不同的BER值。

确定性抖动是有界的，因此可以预测，且具有确定的幅度极限。考虑集成电路(IC)系统，有大量的工艺、器件和系统级因素将会影响确定性抖动。占空比失真(DCD)和脉冲宽度失真(PWD)会造成数字信号的失真，使过零区间偏离理想位置，向上或向下移动。这些失真通常是由信号的上升沿和下降沿之间时序不同而造成。如果非平衡系统中存在地电位漂移、差分输入之间存在电压偏移、信号的上升和下降时间出现变化等，也可能造成这种失真。

图3，总抖动的双模表示

数据相关抖动(DDJ)和符号间干扰(ISI)致使信号具有不同的过零区间电平，导致每种唯一的位型出现不同的信号转换。这也称为模式相关抖动(PDJ)。信号路径的低频截止点和高频带宽将影响DDJ。当信号路径的带宽可与信号的带宽进行比较时，位就会延伸到相邻位时间内，造成符号间干扰(ISI)。低频截止点会使低频器件的信号出现失真，而系统的高频带宽限制将使高频器件性能下降。7

正弦抖动以正弦模式调制信号边沿。这可能是由于供给整个系统的电源或者甚至系统中的其他振荡造成。接地反弹和其他电源变动也可能造成正弦抖动。正弦抖动广泛用于抖动环境的测试和仿真。不相关抖动可能由电源噪声或串扰和其他电磁干扰造成。

考虑抖动对数字信号的影响时，需要将整个确定性抖动和随机抖动考虑在内。确定性抖动和随机抖动的总计结果将产生另外一种概率分布4：双模响应，其中部表示确定性抖动，尾部为高斯响应，表示随机抖动分量。

抖动测量—TIE、MITE和TEDV

时间间隔误差(TIE)是通过对实际时钟间隔的测量和对理想参考时钟同一间隔的测量得到的。在给定时间t，以一个称为观测间隔的时间间隔产生时间T(t)的时钟，其相对于时钟Tref(t)的TIE可通过下面公式表示。（x(t)称为误差函数。）

TIE表示信号中的高频相位噪声，提供了实际时钟的每个周期偏离理想情况的直接信息。TIE用于计算大量统计派生函数如MTIE、TDEV等。

最大时间间隔误差(MTIE)定义为，在一个观测时间(t=nt0)内，一个给定时钟信号相对于一个理想时钟信号的最大峰到峰延迟变化，其中该长度的所有观测时间均在测量周期(T)之内。使用下面公式进行估计：

MTIE是针对时间的缓变或漂移而定义的。当需要分析时钟的长期特性时，就需要对MTIE进行测量。MTIE值是对一个时钟信号的长期稳定性的一种衡量。

图4.TIE的图形表示

TDEV是另外一个统计参数，作为集成时间的函数对一个信号的预期时间变化的测量。DEV也能提供有关信号相位（时间）噪声频谱分量的信息。TIE图中每个点的标准偏差是对一个观测间隔计算的，该观测间隔滑过整个测量时间。该值在整个上述测量时间内进行平均以得到该特定间隔的TDEV值。增大观测间隔，重复测量过程。TDEV是对短期稳定性的一种衡量，在评估时钟振荡器性能时有用。TDEV属于时间单位。

高速传输系统中抖动和漂移的原因

最常用的一种时钟体系结构是，在备板上运行一个低频时钟，在每个传输卡上产生同步的高频时钟。低频时钟在集成电路内或通过分立PLL实现进行倍频以产生高频时钟。通过典型的PLL倍频，倍频后时钟上的相位噪声增大为原来时钟相位噪声的20*log(N)次方，其中N为倍频系数。此外，PLL参考时钟输入上的抖动将延长锁定时间，且当输入抖动过大时高速PLL甚至无法实现锁定。在备板上采用一种更高速的差分时钟将比采用低速单端时钟具有更好的抖动性能。

由于VCO对输入电压变化较为敏感，因此电源噪声是增大时钟抖动的一个主要因素。输出时钟抖动幅度与电源噪声幅度、VCO增益成正比，与噪声频率成反比。因导线电阻形成的电阻下降和因导线电感形成的电感噪声而造成的电源或接地反弹，会对上述输出时钟抖动产生相似的影响。在系统板上对电源进行充分过滤，靠近集成电路电源引脚提供去耦电容，可以确保PLL获得更高的抖动性能。

在系统板内，时钟和数据相互独立，发射和接收端在启动、保持和延迟时间方面的变化对高速率非常关键。因数据和时钟路径中存在不同有源元件而使数据和时钟路径之间出现传播延迟差异，时钟路径之间的接线延迟差异，数据位之间的接线延迟差异，数据和时钟路径之间不同的负载情况，分组长度差异等等，均可能造成上述变化。在规划系统抖动余量时，必须将不同信号路径的变化考虑在内。

当在一段距离上进行传输时，在发射机和接收机中的很多点上存在抖动累积。在发射机物理层实现中，DAC非线性或激光非线性等非线性特性会加重信号失真。在传输介质和接收机中，除了外部乱真源（大多在铜导线中）之外，因不同频率和调制效应而导致的光纤失真、因接收机实现（主要与带宽有关）和时钟提取电路实现而导致的信号相关相位偏离，会加重信号流的抖动。

图5.来自TIE图的MTIE偏差

具体到SDH（同步数字系列）传输，有大量的系统级事件会导致抖动。在将PDH（准同步数字系列）支路映射为SDH帧并通过SDHNE（网络组件）进行传输的典型传输系统中，在PDH支路于SDH的终端多路分配器解映射之前，将在每个中间节点处出现VC（虚拟容器）的重新同步。有间隙的时钟用于将各个支路映射到STM-N帧和从STM-N帧解映射，发出与开销、固定填充和调整位相应的脉冲，因而造成映射抖动。采用调整机会位补偿PDF支路中频率偏移的方法会造成等待时间抖动。还有指针调整机制，用于对来自初始NE的输入VC与本地产生的输出STM-N帧之间的相位波动进行补偿。根据频率偏离，VC在STM-N帧中前后移动。这将使VC提取点看到位流中的突然变化，导致称为指针抖动的类型抖动。所有上述系统级抖动都将加重总的确定性抖动。

尽管所有上述因素都会加重从源到目的地之间信号传播的抖动，标准要求仍然规定在传输点需具有比理论值更低的抖动数值。这样，考虑到时钟倍频、电源变化、电-光-电转换、发射和接收影响以及其他致使实际信号恶化的失真信号的影响，在源处驱动信号的时钟将具有一个相对很低的抖动数值。

抖动对收发器的影响

理想情况下，数字信号是在两个相邻电平转换点的中点进行采样的。抖动之所以会造成误码，是由于相对于理想中点，它改变了信号的边沿转换点。误码可能由于信号流边沿变化太晚（在时间上比理想中点晚0.5UI（单位间隔相当于信号的一个周期））或太早（在时间上比理想中点早0.5UI）所致。当时钟采样边沿在信号流的任何一侧错过0.5UI时，将出现50%的误码概率，假设平均转换密度为0.5。7如果分别知道确定性抖动和随机抖动，可通过上述两个数字和将峰到峰抖动值与均方根抖动值联系在一起的表，来估计误码率。校准抖动，定义为数字信号的最佳采样时刻与从其提取出来的采样时钟之间的短期变化，可以造成上述误码。对于商业应用，源时钟和源发射接口抖动规范将远远低于1UI。

发射接口抖动规范通常与接收端的输入抖动容限相匹配。对于抖动测量回路滤波器截止频率，尤其如此。例如，在SDH系统中，有两种抖动测量带宽，分别规定：一个用于宽带测量滤波器（f1到f4），一个用于高频带测量滤波器（f3到f4）。数值f1指可在线路系统的PLL中使用的输出时钟信号的最窄时钟截止频率。低于此带宽的频率的抖动将通过系统，而较高频率的抖动则被部分吸收。数值f3表示输入时钟捕获电路的带宽。高于此频率的抖动将导致校准抖动。校准抖动造成光功率损失，需要额外光功率以防各种恶化。因此限制发射机端高频带频谱的抖动十分重要。

漂移对收发器的影响

市场上销售的大多数电信接收机都使用了一个缓冲器，以适应线路信号中存在的随机波动。下面框图6详细表示出这一概念。恢复时钟将数据送入富有弹性的缓冲器，而系统时钟则将数据送出到设备的核心部位。

在准同步传输系统中，发射机和接收机工作在相互独立而又极为接近的频率上，fL和Fs分别表示发射机和接收机的频率。当两者之间存在相位或频率差异时，弹性存储会将其消除，否则缓冲器将出现欠载或溢出（取决于差异的幅度和弹性缓冲器的大小），造成一次可控的帧滑动（基本速率传输）或一次位调整（高阶异步多路复用器）。

在准同步应用中，根据可接受的缓冲滑动对频率变化和缓冲器深度进行了标准化。最初的网络主要用于语音传输，在一定的频率门限之下不会造成语音质量下降。ITU-T规范规定该变化为+/-50ppm。但是随着网络开始传送压缩语音、传真格式的数据、视频以及其他种类的媒体应用，对于差错和重传以及刚刚兴起的同步网络，滑动使效率严重下降。

在同步传输系统中，系统时钟通常同步到用于接收更高时钟等级信号的接口的恢复时钟上。恢复时钟和系统时钟之间相位和频率的瞬时和累积差异将被弹性缓冲器吸收，否则将导致弹性存储器溢出/欠载（取决于缓冲器大小和变化的幅度），造成指针调整而延迟或提前帧传输、帧滑动或系统中某处出现位调整。

在同步系统中，所有网络组件工作在同一平均频率，可以通过指针机制消除帧恶化。这些指针机制将提前或延迟有效载荷在传输帧中的位置，从而调整接收和系统时钟中存在的频率和相位变化。SDH收发器中的缓冲器比PDH收发器中的要小，而且对于SDH系统中可能导致的指针移动等不规则性有限制。因此，与PDH系统相比，同步系统的要求更为严格。由于网络发展的历史和不同网络之间的互操作连接，在某些阶段或其他阶段，这些同步网络会通过准同步网络来连接。因此PDH网络的时钟体系结构也要考虑在内。

MTIE提供了时钟相对于已知理想参考时钟的峰值时间变化。在同步传输和交换设备的弹性缓冲器的设计中将用到MTIE值。在弹性存储中，缓冲器填充水平与输入数字信号和本地系统时钟之间的TIE成正比。确保时钟符合有关MTIE的时钟规范，将保证不会超过一定的缓冲器门限。因此，在缓冲器设计中，其大小取决于MTIE的规定极限。

图6，典型传输系统的接收机接口

系统时钟输出相位扰动对收发器的影响

一个时钟的输出相位变化可以通过分析其MTIE信息获得。漂移产生（在自由振荡模式和同步模式中）主要指系统中所用时钟振荡器的长期稳定性，在自由振荡模式中系统的稳定性仅受振荡器的稳定性影响。除了漂移产生之外，输出时钟相位还受到大量系统不规则特性的影响。

特别是对一个系统同步器而言，将参考源从一个不良或恶化参考时钟转换到一个正常参考时钟可能会导致输出相位扰动。传输用高速PLL中使用的传统VCO（压控振荡器）在改变参考时钟时采用了切换电容器组的方法。这种切换转换会对输出时钟造成暂时的相位偏移。采用超低抖动时钟倍频器电路可以解决这个问题。

高性能网络时钟在系统的所有参考时钟都失去时采用一种称为“保持”的机制。这是通过记忆存储技术产生系统最后一个已知良好参考时钟来实现的。进入和退出保持模式可能会对输出造成相位扰动。当处于保持模式中时，由于准确频率的再生不够精确，因此会继续产生输出相位误差。集成电路技术的进步已使保持精度达到了0.01ppb。输入参考时钟恶化和对系统的维护测试（不会导致参考时钟切换）过少，也会造成输出相位扰动。

系统输出扰动是有限的，取决于系统在较低层次可以接受的输入容限。例如，符合G.813选项1的时钟，其相位扰动中所允许的相位斜率和最大相位误差被限制为1μS，最大相位斜率为7.5ppm，两个120ns相位误差段，其余部分的相位斜率为0.05ppm。这些数字对应于G.825标准规定的输入抖动容限，该标准描述了在SDH网络内对抖动和漂移的控制。

当输出相位被扰动时，将相位误差的幅度和速率保持在标准组织所建议的极限之内，可确保在端到端系统中对信号恶化进行妥善处理，从而避免数据损坏或丢失。例如，当系统同步器进行参考时钟切换时，如果输出相位误差位于规范要求之内，同步器就可实现“无间断”参考时钟切换，指示存在缓冲器溢出或欠载，造成指针移动、位调整或滑动。

结论

网络同步和时钟产生是所有高速传输网络系统中最重要的部分。本文论述了时钟恶化的不同类型，主要是抖动和漂移。文章还详细论述了造成上述恶化的原因，以及它们如何影响传输系统。对时钟子系统进行系统性设计和实现，将提高整个系统的性能，降低误码率，易于集成，提供更高的传输质量和效率。