数字电路范文

导语：如何才能写好一篇数字电路，这就需要搜集整理更多的资料和文献，欢迎阅读由公务员之家整理的十篇范文，供你借鉴。

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【关键词】数字电路 物理电路 高电平 低电平

1 简介

每天一起床，手机开始播报今天的天气预报，温馨地提示空气质量如何，当你忙碌了一天，在回家的路上拨一下手机，门口的摄像头从你的瞳孔中读取到你的个人信息，马上通知中央电脑主人回来了，门就自动打开了。借助数字技术，这些都将成为现实，走进普通的家庭。而要把数字技术和日常生活联系起来，就要应用我们正在学习的物理知识。

本文以物理电路为基础，重点说明物理电路是数字电路的基础，从而对数字电路的特点、优越性及发展进行阐述。

2 物理电路

如图1所示：当开关打开时， 无论滑动变阻器怎么变化，电路中电流表读书为零，电压表读数为零。只有当开关闭合，滑动变阻器有阻值时电流表、电压表才会有读数。

3 数字电路及其特点

所谓数字电路，就是用数字信号完成对数字量进行算术运算和逻辑运算的电路或数字系统。由于它具有逻辑运算和逻辑处理功能，所以又称数字逻辑电路。

数字电路的特点，在一个周期内数字电路的电流和电压是脉动变化的。数字电路对信号的传输是通过开关特性（如三极管）来实现操作的。在模拟电路中， 电压、电流、频率，周期的变化是互相制约的，而数字电路中电压、电流、频率、周期的变化是离散的。数字电路只是在小电压，小电流底功耗下工作，完成或产生稳定的控制信号。数字电路是通过它特有的逻辑运算来完成整个电路的操作过程。 由于数字电路所处理的是逻辑电平信号，因此，从信号处理的角度看，数字电路系统具有更高的信号抗干扰能力。

模拟信号有无穷多种可能的波形，而数字信号只有两种波形（高电平和低电平），这就为信号的接收与处理提供了方便。数字电路中有限的波形种类保证了它具有极强的抗干扰性，受扰动的波形只要不超^一定门限总能够通过一些整形电路（如斯密特门）恢复出来，从而保证了极高的准确性和可信性，而且基于门电路、集成芯片所组成的数字电路也简单可靠、维护调度方便，很适合于信息的处理。

简单地说就是：数字电路的输入和输出信号电压值要么与电源电压接近，要么与0V接近，只有这两种情况。 图2为数字信号。

4 物理电路和数字电路的关系

图1中：

当开关打开时，电路中无电流电压，相当于数字电路中的“0”。

当开关闭合时，电路中有电流电压，相当于数字电路中的“1”。

其实，通过图1，这个简单的例子我们可以认识到，物理中学过的电路图，它就是数字电路中最简单基础的逻辑电路，数字电路可以简单的理解为是两种状态。如：开或关、是或者不是，有或者没有，高电压或者低电压等等。

数字电路是将高中的实际简单线性电路转化成更抽象的数字分析的数字电路，高中知识是基础，着重分析问题的能力，大学知识是深化，体现是解决问题的能力，两者不能简单的划等号。

5 数字电路设计

举例：

设计要求：客厅有一灯，开关为一个两位密码A，B。只有A和B都是1的时候灯才会亮，否则灯关闭。

电路的设计 ： A B 表示两位密码 ，只有0和1两种状态。

Y表示灯，0表示灯灭，1表示灯亮。

电路的实质：其实，A和B就是两个开关。1表示接通，0表示断开。A和B两个开关串联，只有同时接通，灯才会亮。但是做成数字电路，我们就不需要关心真实电路到底是什么样子的，只需要知道密码就可以了。当然，这只是一个简单的例子，数字电路的优越性不止于此。

6 数字电路的发展

从AT&T公司杰出的科学家香农博士第一次量化地描述了信息，并把人类带入用信息论指导的时代，数字通信随之诞生，并且使今天的每一个人受益。伴随着现在科技的进步与经济的飞速发展，数字电子技术得到了快速发展的时期，数字电子技术的应用领域得到了不断扩大，现阶段数字电子技术的发展与壮大使得全球信息化进程得到发展。和世界上任何事物一样IT产业也是快速变化和发展的。以前想都不敢想的应用会不断涌现，数字技术的研发必须针对多年后的市场。在我国各行各业中，数字电子技术的应用比例越来越大。为了更好地发挥数字电子技术的作用，保证数字电子技术满足社会发展的要求，就需要开发更加有效的新型数字电子技术与产品。

7 结束语

本文基于物理电路的学习，主要阐述了物理电路与数字电路的关系及数字电路的特点，从而进一步讨论了数字电路的优越性和它的发展。随着科技的发展，数字电子技术将会更广泛的应用于日常生活中，要大力发展数字电子技术，为电子产品数字化奠定坚实的基础。数字电子技术也一定会迎来下一个浪潮，我梦想能成为下一个浪潮的弄潮儿，站在浪潮之巅，努力拼搏。

参考文献

[1]阎石.数字电子技术基本教程[M].清华大学出版社，2007，8，1.

[2]阎石.数字电子技术基础第四版[M].高等教育出版社，1998.

[3]吴军.浪潮之巅[M].电子工业出版社，2011.

作者简介

秦夏伟（1999-），男。现就读于西安市五环中学。

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【关键词】编码器 译码器 比较器 数码管显示

随着国家的进步现代技术的提高，我们也开始重视数字电路技术基础器件的认识和实践，《数字电子技术基础教程》中有涉及编码器、译码器、比较器、数码管等相关知识的学习，为以后的深度研究和相关知识学习打下坚实的基础。本设计介绍基于数电课本相关知识合理运用于实践学习中，方便老师把课本知识具体化，同学把相关知识实践化。

1 按键显示综合实验原理图设计

如图1所示。

第一部分：主要是由10个6脚开关、1片74LS147、1片74LS00、 1片74LS85、3个10欧姆的电阻、3个LED等构成。这里随意按动一个按键（按键平时不按是输出为1，按下输出0），通过10线―4线编码器74LS147进行编码，送至74LS00取反，求反的结果送到74LS85的4个输入端“ABCD”―可进行二进制码和BCD码的比较。并对两个4位字的比较结果由三个输出端（Fa>Fb，Fa=Fb，Fa

第二部分：主要是由10个6脚按键开关、1片74LS147、1片74LS00、1片74LS48、7个的限流电阻（100欧姆～200欧姆）、1个共阴极数码管组成。开关对应0～9号，当按下其中任意一个开关，此时输出由“1”变为“0”，通过10线―4线编码器74LS147进行编码，送至74LS00取反，求反的结果送4线―7线译码器74LS48进行译码，最后通过数码管显示相应按键按下的数字。

2 数字电路综合实验电路板的PCB设计

如图4所示。

系统板PCB是通过Altium Designer软件绘制而成，它包含第一部分的“比较亮灯显示”模块和第二部分的“数码字符显示”模块。其中，PCB板相关参数设置如下：线宽35mil、焊盘内径40mil 外径X―70mil Y―100mil、排针PIN HEADER、开关―不锁六角开关、电阻―100欧姆。

3 数字电路综合实验电路板的按键显示实物

如图5所示。

4 结论与展望

通过《数字电子技术基础教程》相关知识的学习，把书本知识具体化。通过常见的编码器芯片和译码器器件及其数值比较器和共阴极的7段显示数码管组成我们按键显示的核心部分。增强了我们动手实践能力也提高了我们对相关知识的认知和熟悉度；另一方面方便老师课堂事物进行演示教学，提高了教学质量和同学的兴趣度。当然，按键显示模块还可以拓展到很多地方，比如：可以增强D触发器74LS74芯片构成抢答器模块，总开关可以由支持人控制，当开关被按下输出低电平；选手微动开关平时为0，按下为1，提高一个CP上升沿，相应触发器输出Q=1，同时其他触发器的D=0，故其他选手的动作不起作用。

（通讯作者：穆玉珠）

参考文献

[1]徐晓鸣，李胜成.数字技术中的模拟电路技术[J].中国新技术新产品，2010，（24）：36.

[2]程洁.新数字媒介发展分析[D].复旦大学，2004.

[3]胡国清.适于教学可供借鉴――浅评《数字电子技术基础简明教程》[J].教材通讯，1986，（05）：43-44.

[4]黄利君.优先编码器74LS147功能扩展 [J].集成电路应用，2003，（05）：33-35.

[5]顾永明.二进制码与BCD码间的转换――介绍两种二进制码至BCD码的转换器[J].工业仪表与自动化装置，1980，（02）：16-22.

[6]宋沛.格雷码到BCD码的转换[J].机电工程技术，2003，（05）：99-100.

[7]刘岩龙.二进制编码微波信号光子学生成研究[D].西南交通大学，2014.

[8]李伟民，褚玉晓.数值比较器电路的仿真分析及应用[J].计算机光盘软件与应用，2014，（14）：289+291.

[9]赵战民.数码管显示方法的比较[J].科技信息，2007，（03）：70+26.

[10]宁志刚，黄智伟，唐慧，胡芬芬.八位数显抢答器课程设计方法研讨[J].实验室研究与探索，2009，（01）：65-67+77.

[11]王秋云.基于双边沿触发的低功耗触发器逻辑设计[J].井冈山师范学院学报， 2003，（06）：24-26.

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关键词：数字电路 在线故障 检测技术

中图分类号：TP274 文献标识码：A 文章编号：1007-9416（2015）12-0000-00

数字设备由于电路或自身元件，工作环境等原因，导致数字电路在运行过程出现各种程度的故障，影响数字电路正常工作。传统的数字电路检测主要是利用仪表和人工测试来进行检测分析，耗时较长，检修难度较大，检修效率偏低，不能维持数字电路正常快速运行。因此需要找寻更快速的检测方法，来快速完成数字电路故障检修。

1 数字电路故障特点

数字信号指以多个离散的数值表示的离散信号，而数字电路就是对这些离散的数字信号进行有效处理的电路。其功能主要分为时序型和组合型。在输送界限中指存在简单的组合型电路，没有反馈路线，数据的输送主要取决于输入进的信号，与前期的电路输送不存在必然联系，因此没有进行任何数据记录。而组合型与时序型的区别在于是否有集成数据来体现，时序型电路的主要构成在于触发器拥有的储蓄功能，其状态的表达及记忆主要是通过该电路完成的。在储蓄电路末端一定要进行信号的输出与收取工作，这一现象中由于需要检测的数据较多，最多可高达上千条。而且电路中的元件主要设置在软芯片中，有较多的物理曲线，检测过程会比较复杂，十分不利于对于数字电路的检测。

2 数字电路故障原因

（1）设计未考虑集成参数变化。由于设计时没有充分考虑元件的集成参数变化，导致电子元件使用时出现元件老化、参数性能不稳定甚至降低的不良状况。例如进行简单的数字电路运输只能选取8个同型号电路，但其所带实际电路早已超过指定数值，由于高数值引起的低电压极速上升，会对电路内部元件及系统进行破坏，影响数字电路正常运行，因此高负荷电路的应用是十分重要的。（2）工作环境不佳。大部分的数字电路对于运行环境有一定的要求，如温度不能过高或过低、对于电路要合理控制、工作时间不宜过长，保持环境干燥等，任何的环境变化都会影响数字电路正常运行。另外如果环境中存在较强的电磁干扰，也会导致数字电路无法正常运行。（3）超出使用期限。对数字电路的过度使用，会加速数字电路元件老化，降低数字电路各项使用性能，增加了数字电路发生故障的机率。（4）线路安排不合理。进行电路安装时，由于安排不合理，出现断线、漏线、末端信号计算不准确、电路元件安装失误、放置输送处理不当等，都会严重影响数字电路正常运行，引发线路故障。

3在线电路检测技术

（1）持续观测。持续不断的观察是对电路检测的基础方法，对电源连接，引脚状态，内部元件运行，线路分布，输入末端等进行随时观测。并且在设备通电过后进行随时观察，看内部零件是否出现冒烟、发烫，电源短路的现象。这是在线电路的初步检测方法。（2）分割检测。将整体的数字电路进行分割，独立数字电路单元、功能及构造，将电路各部分独立检测，并进行电源连接，找寻局部障碍，再利用逻辑笔确定障碍部位。以计算数据电路检测为例，可分为区域、计算设备、和数据显示器三个部分。计算数据电路输入计数脉冲，分析译码设备反馈的数据。如试用3线至8线的译码器74LS138与非门构建罗辑函数，还可再与数据显示器连接，检测电路运行是否正常。诸如此类的方法应用，有助于快速找出故障部位。（3）电阻测试。电阻测试主要是针对通电后的电路检测。如电路电源连接后，如果出现发烫、冒烟的现象。为了防止故障的进一步扩散，需要快速阻断电源连接，再对其使用单组检测设备，检查内部输送端口是否正常，电源是否短路等。电阻测试的方法还可用于数字线路、电路地板等进行检测，主要针对的是接触不良、电路短路的故障问题。（4）替换零件。数字电故障极少部分较为隐蔽，如电路中的集成零件性能下降时，采用逻辑电平对于故障点进行找寻比较困难，这时候可以使用替换法，将故障零件用相同型号但质量性能更好的零件进行替换，然后检测故障是否清除，是处理这类隐蔽故障的重要方法。需要注意的是，在进行零件替换期间，一定要切断电源。

4检测注意事项

（1）检测有一定的顺序，不能盲目进行。可首先使用万用表对集成设备及电源进行检测。CMOS设备可以用于对连线、底版、集成线路等进行检测；其次使用直观观察法，对客户进行询问后初步确定大体故障部位，然后通过直接观察，检测设备元件完整情况。然后连接电源，查看是否存在冒烟、发烫等现象，若有应立即拔掉电源，如果一切正常，则需要对电路信号进行测量，找出故障原因；最后可对故障进行合理排除，这种方式常常用于组合电路检测。该方法主要是保持原有的输入，用逻辑笔检测输入电平，比较数值，寻找故障点。如时序型电路检测时，应使用波形方式进行观察，检测时钟信号，有效寻找设备故障。若发现线路与底板故障，应先切断电源，再使用电阻测试法对线路连接点进行检测，看数据是否正常。若是数字电路设备故障，可检测该设备逻辑系统。以较为复杂的MSI为例，可使用专业的检测设备检测数字电路，或者使用替换法用新的装置替换故障部位。（2）由于数字电路设备多样，型号较多，在对不常见型号进行检测时，需参照检测手册，了解数字电路型号，运转功率，引脚名称等，按照检测手册进行检查。同时注意遵守手册的注意事项，更有助于进行故障的排查。

5结语

综上所述，随着数字电路的广泛应用，其故障发生频率也日益增加，数字电路故障检测也越来越重要。检测人员只有不断积累经验，熟练掌握故障检测技术，了解故障形成原因，才能在检测时选出最合适的方法，以最快的速度进行故障排除，保障数字电路正常运行。

参考文献

[1]李珊琼.关于数字电路故障诊断的探讨[J].计算机光盘软件与应用，2014，（7）.

[2]杨迁迁.数字电路在线故障检测技巧与方法探究[J].中国电子商务，2014.

[3]雷振雄.关于数字电路的故障测试方法研究[J].科技致富向导，2013，（14）.

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关 键 词 数字电路；软错误；防护；方法

中图分类号：TN79 文献标识码：A 文章编号：1671—7597（2013）021-083-01

随着纳米时代的到来，数字电路的制造工艺不断改革与创新，但是，革新与挑战是并存的。目前，数字电路的设计制造面临着诸多挑战，其中一项就是在达到设计标准的前提下，如何能使设计制造的电路可靠运行。

增强数字电路可靠性的方法主要是容错技术的使用，这种技术的应用是为了保证数字电路的功能不受到影响或者所受的影响最低。其原理是增加冗余资源，有效降低因故障所造成的影响。但随着工艺尺寸的改进，运用环境的变化以及海拔高度的改变，数字电路软错误率也随之受到影响，软错误率的升重影响了集成电路的可靠性，集成电路的可靠性又直接决定了计算机系统的可靠性，因此，数字电路软错误防护方法的研究逐渐成为研究热点。

1 数字电路中软错误的类型

1） 时序逻辑电路中的软错误。随着集成电路特征尺寸的缩小，工艺扰动问题日益严重，受工艺扰动的影响，芯片的软错误率增加，偏离了芯片的设计指标，由此影响了电路性能和功耗。

最常见的工艺扰动主要包括沟道长度扰动、栅氧厚度扰动以及阈值电压扰动，这三种工艺扰动所造成的软错误影响着时序逻辑单元，而最容易受影响的节点分别是SRAM的节点“VR”、传输门触发器的节点“S1”、动态锁存器的节点“OUT”以及C2MOS触发器的节点“S”。通过仿真实验，研究沟道长度扰动、栅氧厚度扰动以及阈值电压扰动这三种工艺扰动对四种时序单元的软错误率的影响，实验证明，工艺不同，引起的临界电量偏差不同，从而对软错误率影响程度也不同。

2） 组合逻辑电路中的软错误。组合逻辑电路中的软错误率也受到工艺扰动的影响，随着尺寸减小，组合逻辑单元对软错误越敏感，组合逻辑单元的临界电量也越小，组合逻辑电路的三种软错误屏蔽效应也随之降低，因此，降低组合逻辑电路的软错误率也逐渐得到重视。通过实验研究发现，注入电荷量与脉冲宽度呈指数关系，这也关系影响了临界电量与逻辑门延时之间的关系，当逻辑门延时增加时，之前的逻辑门上产生的电压脉冲中宽度比较小的部分无法通过这个逻辑门传播到输出端，从而无法造成软错误。

2 数字电路软错误防护方法

数字电路软错误防护技术主要有晶体管级软错误防护技术和门级网表的软错误防护技术，这两种技术的应用原理是针对数字电路软错误，以扫描链电路的功能复用为切入点，降低软错误防护的硬件开销，通过改造扫描链电路，从而降低软错误率。

1）晶体管级软错误防护技术。晶体管级软错误防护技术主要是设计具有SEU/SET防护性的电路库单元，这种电路库单元的设计，需要对其防护能力进行量化，在晶体管级进行软错误率的建模计算。对于软错误防护能力的评估主要有两种手段，一是直接对电路进行辐照实验，二是使用晶体管级仿真软件进行软错误故障注入和软错误率的建模计算。对比这两种方法，运用仿真软件进行评估不仅大大降低了试验成本，而且缩短了试验周期。运用晶体管级仿真工具HSPICE进行软错误故障注入，即读入一个输入文件，生成一个包括模拟结果、警告信息和错误信息的列表文件，从而观察SEU/SET对于时序单元内部节点和输出端所产生的电压变化。时序逻辑单元的软错误防护技术主要是未经加固的静态锁存器、TMR-Latch锁存器、SDT单元以及DICE单元，其中DICE是比较经典的晶体管级软错误防护结构。组合逻辑单元的软错误防护技术主要是基于时差的SET防护技术和CSWP单元。

2）门级网表的软错误防护技术。门级网表的软错误防护流程是故障注入、计算SER、进行单元替换，在故障注入环节包括对时序逻辑和组合逻辑的软故障注入，在计算SER环节需要考虑输入故障注入点、时序屏蔽、逻辑屏蔽、向量组合等诸多因素，在单元替换环节包括全部替换和部分替换，而替换策略又分为面积优先替换策略和速度优先替换策略。

软错误注入方法有很多，例如使用高能量质子束照射整个芯片，模拟宇宙射线中的种子产生的效应，或者直接使用中子束进行辐照实验等等。这些方法主要用于精确评估每个标准单元的软错误易感程度。

软错误率计算是对电路的软错误防护性能做定量分析的关键，软错误率分析包括对逻辑和RAM的软错误率分析，RAM的软错误率分析方法比较成熟，目前研究的难点主要在对组合逻辑的软错误率的分析。

3）基于扫描链复位的软错误防护技术。芯片的设计通常都进行可测性设计，可测性设计包括扫描设计和内建自测试，为了提高其可控性和可观测性，这两种可测性设计都需要将普通的寄存器更换成扫描寄存器。对扫描寄存器进行功能复用，可以进行软错误防护，这种防护技术就是基于扫描链复位的软错误防护技术（SEMRSC）。目前已有的SEMRSC技术主要是Intel公司的BISER技术，以及ESFF-SED和ESFF-SEC技术。BISER技术的优势在于以下几点，首先，在对扫描链进行功能复用的过程中，有效的降低了软错误防护的面积开销；其次，BISER技术和ECC技术结合实用，可以将芯片级SER改善10倍；再次，BISER技术可以有效降低单元级SER。ESFF-SED和ESFF-SEC作为两种软错误防护方法也能有效的对数字电路的软错误进行防护。

3 总结

集成电路工艺的改进、工作电压的降低、工艺偏差的增强，使得数字电路的软错误率急速攀升，这大大影响了芯片的可靠性。本文分析了软错误的两种类型，阐明了针对不同类型的软错误所运用的多种防护技术，相信，通过不断的实验与研究，数字电路可以在达到设计标准的前提下，安全可靠的运行。

参考文献

[1]傅忠传，陈红松，崔刚，杨孝宗.处理器容错技术研究与展望[J].计算机研究与发展，2007，44（l）：154-16.

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摘要 EDA技术是用于电子产品设计中比较先进的技术，可以代替设计者完成电子系统设计中的大部分工作，而且可以直接从程序中修改错误及系统功能而不需要硬件电路的支持，既缩短了研发周期，又大大节约了成本。本文中，笔者根据自己的经验，对交通灯系统控制器进行相关设计，并以此来说明EDA技术的设计优越性。

关键词 EDA技术；数字电路；应用研究

中图分类号TP39 文献标识码A 文章编号 1674-6708（2012）61-0164-02

在数字电路设计领域，随着微电子技术的迅猛发展，其设计的复杂程度都在不断地增加，而且电子产品更新换代的步伐也越来越快。EDA技术是用于电子产品设计中比较先进的技术，它具有其他电子产品设计技术无法比拟的优势，比如：使用这种技术从程序中修改错误时，不需要提供额外的硬件电路等。使用EDA技术进行相应的产品设计时，不仅可以缩短产品开发周期，而且可以节约产品开发成本。在EDA技术的应用中，为了说明EDA技术的设计优势，本文使用这种技术对十字路口的交通灯控制系统进行了相应的设计，并通过相关仿真软件的仿真结果，说明了EDA技术的设计优越性。

1 EDA技术特点分析

在使用EDA技术进行设计时，一般是先在这个平台上完成设计文件，这种设计文件的完成可以通过原理图或者其他语言实现。在具体设计时，通过软件的方式对所要设计的系统硬件功能进行相应的描述是一名设计者所需要做的工作。设计者可以在相应工具的辅助下，应用CPLD/PPGA器件，就可以得到最后的设计结果。EDA技术的优势主要体现在以下四个方面：

1）EDA技术采用的“自顶向下”的全新设计方法属于模块化的设计方法，具有模块化设计方法的优势；2）使用EDA技术进行数字电路设计时，由于高层设计可以单独于器件的结构而独立存在，所以在设计初期，设计者可以集中精力进行最优化的需求设计，无需考虑器件（比如：芯片结构等）的限制。这种设计思路无疑可以减少设计者设计时的风险设计，降低了设计成本，缩短了设计周期；3）采用EDA技术平台所设计的数字电路，可以在可编程控制器件及各种集成电路之间实现简单的移植工作。这个有点主要是由于本系统采用的是硬件描述语言进行的设计，这种设计方法可以完全独立于目标器件的结构而存在；4）采用EDA技术进行数字电路设计，可以采用并行设计原则，即：可以由多个设计者同时进行相关设计工作。

2 交通控制器的设计

笔者所设计的交通管理器十字路口甲、乙两条道路的红、黄、指挥车辆和行人安全通行，交通管理示意图如下图所示。图中，是甲道红、黄、绿灯；R2.Y2.G2是乙道红、黄、绿灯。绿三色灯，Rl、Y1、Gl。

2.1系统设计方案

该交通管理器由控制器和受其控制的3个定时器以及6个交通管理灯组成。图中3个定时器分别确定甲道和乙道通行时间t3，tl以及公共的停车(黄灯亮)时间t2。这3个定时器采用以秒信号为时钟的计数器来实现，C1，C2和C3分别是这些定时器的工作使能信号，即当C1.C2或C3为.时，相应的定时器开始计数，W1.W2和W3为定时计数器的指示信一号，计数器在计数过程中，相应的指示信号为0，计数结束时为1。

2.2交通控制模块

1）So状态表示：乙道绿灯亮，甲道红灯亮的状态，30s定时器开始计时，且通车时间不超过30s；2）Sl状态表示：乙道通车时间己达到30s，此时，乙道黄灯亮，甲道红灯亮的状态，5s定时器开始计时；3）S2状态表示：乙道黄灯时间己超过5s，此时，乙道红灯亮，甲道绿灯亮的状态，30s定时器开始计时；4）S3状态表示：甲道通车时间己超过30s，此时，乙道红灯亮，甲道绿灯亮的状态，5s定时器开始计时:以后当甲道黄灯亮计时超过5秒时，接So状态；5）甲、乙两道红、黄、绿三个灯分别用R1，Y1，G1和R2，Y2，G2表示。灯亮用“1”表示，灯不亮用“0”表示。则两个方向信号灯的4种状态。

2.3定时单元模块

本设计中的定时单元模块有3个，分别为count30s、count26s、Count5s。它们定时时间不同。在定时单元count30s、count26s、Count5s的设计中，为设计要求需进行减计数，设计中使用的是加法计数。由于篇幅有限，主要VHDL源程序及分析情况，笔者在此不再赘述。

3 系统仿真

交通管理器的仿真波形如图2所示。

从上图中可以得到以下结果：rl高电平、g2高电平：甲道禁止状态、乙道通行状态；30s后，rl高电平、y2高电平：甲道禁止状态、乙道停车状态；5s后，91高电平、r2高电平：甲道通行状态、乙道禁止状态；26秒中后，yl高电平、r2高电平：甲道停车状态、乙道禁止状态；5s后，rl高电平、g2高电平：甲道禁止状态、乙道通行状态；g2高电平：乙道通行状态，至此，这个系统完成了一个工作循环，设计达到了要求。

4结论

本文中，根据具体的实例有力的证明了EDA技术的优越性，希望我们教师能把EDA在数字电路中的应用发挥到极致，为提高我校学生的竞争能力，适应市场的需要而努力。

参考文献

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【关键词】数字电路；故障；测试

1.常见的故障

1.1永久故障

1.1.1固体电平故障

如果电路某处逻辑电平始终保持不变，则该故障就是固体电平故障，例如，接地故障就是典型的固体电平故障，其故障点的电平始终保持为0。

1.1.2固定开路故障

该故障常常发生在CMOS电子线路中，当CMOS电子线路中的输入管没有连通其它路而引起悬空或者栅极引线而发生断开现象，此时CMOS门电路的输出端的电阻是非常大的，即会发生短路，这样的故障就是开路故障。因为在CMOS门电路中输入电阻和输出电阻都是相当大的，所以，输出电平在某段时间内是不会发生变化的，这是由于门电路输出与下级门电路之间的分布电容有存储电荷的作用。

1.1.3桥接故障

由两根或者两根以上的信号互相短路而引起的故障就叫做桥接故障，引发该类故障的原因有：印制电路的焊接不小心、裸线部分太长等等，一般而言 ，桥接故障分为如下几种类型：（1）由于输入信号线间的桥接引起的输入端桥接现象；（2）输入端和输出端相互连接引起的反馈桥接。桥接故障会使电子线路的逻辑功能发生很大的变化。

1.2间歇故障

间歇故障的发生具有偶然性，在故障发生的时候很容易引起电路相关功能的出错，但是故障一旦消失，功能就马上恢复了。时有时无是间歇故障的表现形式。如果是虚焊、引线松动等因素造成的间歇故障，则应该要通过人工修理来消除故障，如果是电磁干扰因素造成的间歇故障，则只要对其屏蔽就可以了。

2.出现故障的主要原因

2.1没有正确安装布线

若在集成电路芯片安置以及布线安置的时候不合理，那么就会带来较大的干扰。尤其是电子元件安装错误、漏断线以及安装时出现桥接、没有适当地处理闲置输入端、没有加入或者错误地加入使能端信号等，都是引发故障的重要因素。

2.2接触不良

接触不良在数字电路中普遍存在也是最容易发生的故障。例如接插件松动、接点氧化、虚焊等等，信号的时有时无是该故障的主要表现，故障的发生也带有一定的偶然性。选取质量较好的接插件，从工艺上确保焊接的质量能有效地减少这种故障的发生。

2.3在设计的过程中没有对电子线路的参数以及工作条件进行分析

2.3.1电子线路没有良好的负载能力

一般而言，一个与非门在输出低电平的情况下最多可以带 10个同类型的门电路，如果所带门电路数超过10，则很容易导致输出低电平快速增大，最终会造成电子线路功能的丧失，系统也将无法照常运转。同样，输出高电平如果外接负载也不能有此情况的发生。可以加强电子线路的负载能力。

2.3.2电子线路没有较高的工作速度

当对电子线路输入一组信号的时候，在电路内部的延时作用下在获得稳定的输出以后，才可以将第二组信号输入进去。若电子线路工作速度过低的话，会引起延时的加长，在输入很高的脉冲频率情况下，则会很容易出现输出不稳定的现象，这种故障是很难查出来的，所以，在设计电路时，要考虑到其工作速度。

2.3.3半导体器件没有良好的热稳定性

半导体元件的性质与温度有关，主要体现在如下两种情况：（1）在开机的时候设备的工作是正常的，由于温度在不断升高，会出现问题，关机冷却后再开机又可以正常地工作；（2）温度很低的情况下，出现问题，由于温度不断地升高，又可以正常地工作。因此，在进行设计的过程中可以选择具有良好热稳定性的电子元件来解决该问题。

3.数字电路故障测试方法

数字电路的故障测试基本分为以下三步：一是对故障进行测试和隔离；二是对故障进行定位；三是对故障进行诊断和排除。

（1）故障的测试和隔离：对任何电路进行故障诊断，首先应通过考察故障特征以尽可能地缩小故障范围，即进行故障隔离。在通常情况下，当电路的信号消失以后，我们可以借助测试探头在电路信号相互连接的路径上进行测试与诊断，这样一般就比较容易找到了电路消失的信号。而且一些测试探头上，都具有逻辑存储装置的。这样，我们就可以运用这一功能来测试和诊断数字电路上脉冲信号活动的具体情况。当信号出现时，就可以把信号存储起来，并在脉冲存储器上显示出来。可见，通过查找数字电路之间的脉冲信号，可以把故障进一步缩小在一定的范围内，进而测试出电路的故障所在。

（2）故障的定位：当把故障隔离到单元电路中，就可以用逻辑探头、逻辑脉冲发生器和电流跟踪器等来观察电路故障对工作的影响，并找到故障源。我们可以运用逻辑探头来检查数字电路上的脉冲活动情况，进而测试和观察电路的输出、输入信号的活动情况。以这些活动情况和信息为出发点，可以判断数字电路运行是否正常。

（3）数字电路的故障诊断和排除：实际上，相对于数字电路故障的测试而言，其诊断比较简单。这是因为除了三态电路以外，其输入、输出状态仅有高、低电平两种。在对数字电路故障进行诊断时，首先我们可以进行动态测试，逐步缩小故障的范围。然后，再进行静态测试，进一步查找故障的具体方位。这就要求我们在测试和诊断电路故障时，要有适当的信号源以及示波仪器，而且示波仪器的频带一般应当大于10MHZ，同时要仔细观察数字电路输入、输出的具体情况。

具体的测试方法通常有一下几种：

（1）直观检查：线路连接检查和集成器件的连接检查是直观检查两种常见的类型，线路接错引起的故障是很普遍的，甚至还可能导致元器件的损坏。因此，要正确的画出安装接线图，一旦出现故障，就可以对照接线图检查实际电路，看有没有漏线、断线、错线的现象，尤其要注意电源线和地线的接线有没有错误 ，在检查集成器件的连接情况时，首先要检查外引线和其它路的连接以及集成器件插的方向有没有错误，存不存在不允许悬空的输入端没有接入电路的现象。

（2）测量电容、电阻等分立元件：先将电源关闭，通过万用表“欧姆*10”档对电源线与地线端间的电阻值进行测量，以把电源输出端与地线端间可能存在开路或者短路的情况排除掉。接下来就要检查元件，在对电解电容器进行检查时，要先把电解电容对地短路，使电容器中的电荷全部释放出来，然后看电容有没有被击穿以及是否存在漏电严重现象，这样可以避免万用表的损坏。

（3）静态测试：静态测试一般是对电路以及电源电压进行测试。在测试电路时，首先要保证电路处于某一输入状态，对照真值表，对电路的功能进行分析。一旦发现问题，就要再次测量，接着调节电路使之处于某一故障状态，用万用表对各器件的输入电压和输出电压的逻辑关系进行测量，看符不符合要求，最终确定发生故障的点。测试电源电压时，要用万用表对电源的输出电压进行测量，看有没有错误，除此之外，还要对电路外引线的地线端和电源端的电压进行测量，看符不符合要求。

4.结束语

数字电路的广泛应用，提高了电器的使用和质量，（下转第168页）（上接第54页）促进了电器产品性能的进一步提高。但是，我们应该清醒地认识到，数字电路运行过程中存在这样那样的故障及问题。因此，我们必须高度重视故障的测试，积极探索行之有效的策略措施，全面提高数字电路的应用水平和运行质量，不断拓宽其使用范围。通过本文，对数字电路故障的测试方法有了比较详尽的了解。在实际的测试过程中，应根据电路故障的具体情况，选择恰当的测试方法。

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关键词：卡诺图 数字电路 逻辑函数 应用

中图分类号：TN79 文献标识码：A 文章编号：1007-9416（2016）05-0000-00

Abstract：Karnaugh map is a kind of geometric figure that reflects the relation between the adjacent， which is used in the representation and simplification of logic function. Though a number of examples， it shows the application of karnaugh map such as solving the inverse function of logic function， judging the phenomenon of competitive adventure and the design of combinational logic circuit and sequential logic circuit . It can greatly simplify the process of analysis and design of digital circuit by flexibly applying karnaugh map， which can have a great effect.

keywords：karnaugh map； digital circuit； logic function； application

1 引言

卡诺图是由2n个方格组成的、并能体现最小项逻辑相邻关系的几何图形。从卡诺图上能直观地找出具有相邻关系的最小项并将其合并化简，这种方法无需特殊的技巧和熟记公式，只要按照正确的步骤和一定的化简原则就能容易地得到最简结果，因此卡诺图在逻辑函数化简中得以广泛的应用。

事实上，卡诺图除了可以化简逻辑函数，还有很多其他的用途，只要灵活运用，即可大大化简数字电路的分析和设计过程。本文通过实例，阐述了卡诺图在逻辑函数化简之外的几点巧妙应用。

2 卡诺图在数字电路中的巧妙应用

2.1利用卡诺图求逻辑函数的反函数

利用反演规则可以比较容易地求出逻辑函数的反函数，但得到的表达式并一定最简。如果利用卡诺图，对逻辑函数表达式中没有出现的最小项之和进行化简，即采用包围0的方法，得到的表达式即为逻辑函数反函数的最简与或式。

例1：求逻辑函数的反函数。

解：画出逻辑函数的卡诺图（如图1），在卡诺图中对0加包围圈，可求出反函数的最简与或式，即得。

2.2利用卡诺图分析组合逻辑电路中的竞争冒险

在组合逻辑电路中，门电路的两个不同电平输入信号同时向相反方向转换的现象称为竞争，由竞争而可能产生输出干扰脉冲的现象称为冒险。为保证电路正常工作，设计时需注意判断和消除竞争冒险现象。判断和消除竞争冒险的方法有代数法、实验室法，其中利用卡诺图判断有无竞争冒险，并用增加冗余项消去互补变量的方法，直观、简便。

卡诺图法的步骤是：先画出逻辑函数的卡诺图，然后在卡诺图上画出与表达式中的乘积项相对应的包围圈，如果圈与圈之间出现相切，且相切处没有被其他圈包围，即可判断出现竞争冒险现象。

例2：判断逻辑函数是否有可能产生竞争冒险，如果可能应如何消除。

解：由逻辑函数画出卡诺图（图2），并按、画出包围圈（图2上用实线表示），从图上可看出两个圈相切，且相切处没有被其他圈包围，表明产生了竞争冒险，此时，若对相切部分的相邻项加包围圈（图2上用虚线表示），即增加冗余项，从而实现竞争冒险现象的消除。此时逻辑函数的表达式变为。

2.3利用卡诺图实现“用具有n 个地址输入端的数据选择器设计m变量（n

用具有n 个地址输入端的数据选择器设计m变量（n

卡诺图法步骤是：先画出逻辑函数的卡诺图，然后选定地址变量，并以地址变量的变化组合在卡诺图上画包围圈，再根据包围圈中出现1的方格写出除地址变量外的变量形式，该变量形式即为数据数据端的输入量Di。

例3：用8选1数据选择器CC4512实现逻辑函数。

解：画出逻辑函数的卡诺图（图3），选地址A2A1A0变量为ABC，即把ABC接在器件的地址输入端A2A1A0。然后在卡诺图上以ABC的八种取值组合画包围圈（用虚线圈表示），由每个包围圈中出现1的方格，可得数据输入端分别为：，，，按此结果可画出相应的逻辑电路图（图4）。

2.4利用卡诺图实现“用JK触发器设计时序逻辑电路”

时序逻辑电路设计步骤一般是先根据逻辑功能确定欲实现电路的状态表，再选定触发器类型，然后求取输出方程和触发器的激励方程，最后进行自启动检查，画出逻辑图。若选择JK触发器，电路的激励方程需要间接导出。借助卡诺图可快速容易地求出JK触发器的激励方程。

例4：已知某时序电路的状态表如表1所示，用JK触发器实现该电路。

传统方法：结合时序电路的状态表（表1）和JK触发器激励表（表2）可得表3，据此画出两个JK触发器的输入J、K和电路输出Y共计5个卡诺图。然后遵循卡诺图化简原则即可找到触发器的激励方程和输出方程。这种方法要求能准确写出JK触发器激励表，而且卡诺图使用个数较多。

巧妙方法：直接根据表1画出次态卡诺图（图5），在卡诺图上按变量Q1取值为1、为0把卡诺图分成两部分（用虚线划分），并在每个部分对出现1的格子画包围圈，根据每个包围圈写出与项式并相加得到次态表达式，与JK触发器的激励方程对比，则很容易地得到触发器1的激励方程，同样的方法可得到触发器0的激励方程。

3 结语

综上所述，卡诺图在数字电路中应用广泛，不仅可以化简逻辑函数，还可以在求逻辑函数的反函数、组合电路中竞争冒险判定、组合逻辑电路设计、时序逻辑电路设计等方面体现其优越性。灵活巧妙地运用卡诺图，对提高数字电路课程的教学效果和简化数字电路的分析设计过程，都起到了事半功倍的效果。

参考文献

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由于自主性实验需要学生独立、系统的完成实验任务，需要耗费较多时间，如果实验题目不能引起学生们的兴趣，他们是不会花费精力和时间的。因此，选题是一个很重要的环节。

二、实验内容安排要有利于培养学生的创新能力

基础实验采用TDS－2数字电路实验系统，使用小规模集成电路(SSI)是资源密度仅几个门的集成逻辑门，如与门、或门、异或门和触发器等;中规模集成电路(MSI)是资源密度仅几十个门或几百个门的标准功能模块，如计数器，寄存器、译码器、数据选择器。综合实践平台采用GW48－SOPC实验系统，使用Altera公司的超大规模通用可编程逻辑器件PLD(ProgrammableLogicDevice)，资源密度在上千门至百万门之间，使数字系统设计从电路级深入到了芯片级，用Al-tera公司的MAX_PlusⅡ或QuartusⅡ，允许学生在印刷线路板上编辑和修改器件逻辑功能，使硬件功能的重构与软件设计一样方便。

1．设计准备。学生首先根据任务要求进行设计分析，按系统复杂程度划分功能单元，然后进行方案论证，权衡系统工作速度、PLD器件资源、产品成本及连线的布通率等，选择合适的设计方案和性能比高的PLD器件。设计以项目工程的形式进行，新建项目时可指定项目的存放路径和目录、设计工程名称以及最高层设计实体的名称、指定目标器件的系列和型号，最后工程向导会给出设计报告。

2．设计输入。学生在编辑器中建立源文件，阐明设计要求。源文件可以是原理图方式或文本方式。原理图方式使用逻辑符号组构电路，容易理解与掌握。开发软件平台除提供功能强大的各类器件库外(如逻辑门、触发器、组合功能部件、时序功能部件、存储器等)，还允许学生自己建立特殊的器件符号。文本方式是采用硬件描述语言HDL(HardwareDescriptionLanguage)描述电路的输入、输出关系及逻辑功能，学生可以不需要熟悉系统的底层电路和PLD的内部结构，通过逻辑描述就能确定设计方案的可行性;

3．分析与综合。分析与综合是PLD开发软件对设计文件进行处理的第一步骤。首先由编译器分析检验设计输入是否符合规范，包括逻辑规则检测、网络连接检测、信号来源和流向检测等。比如图形设计文件中信号线有无漏接、信号有无双重来源，元件端口属性是否匹配;文件设计中有无关键字、逻辑语法或结构等错误。检验通过后编译器对设计文件进行优化和综合，简化逻辑方程式以减少设计占用的资源，并综合成一个网表文件形成系统逻辑模型。

4．功能仿真。功能仿真可验证系统模型是否满足设计功能要求。仿真的测试码或测试序列可以通过建立矢量波形文件、矢量文件和矢量输出文件设置。其中矢量波形文件以设计文件的输入、输出时序波形直接显示设计对象的逻辑关系，与时序波形图相似，适用于具有重复状态变化特征的逻辑函数。在波形编辑器中，一般可以选择需要观察的输入、输出节点，对输入信号赋值、改变信号状态的显示方式等。只要给定各测试输入信号的时序关系或逻辑电平，仿真器就以信号波形图或仿真报告文件的形式给出逻辑仿真结果甚至信号的传输时间供设计者分析。如果逻辑功能不符合设计要求，学生可以修改设计直至要求满足。

5．时序仿真。由于不同器件的不同布局对系统信号延时有不同的影响，因此在器件适配完成后可以进行时序仿真，分析信号传输延时，检查和消除竞争冒险现象，估计系统设计性能。

三、为学生营造一个相互交流的课堂氛围

课堂是学生实施自己计划的主战场，教师不应再去面面俱到的指导学生如何做实验，而应针对不同学生的不同设计方案和不同问题做一些关键性的指导，形成一个以学生自己动手为主．教师引导与点评相结合的启发式教学模式。遇到问题时需更多的鼓励学生们自己想办法解决，教师切忌有问必答，一切包办代替，否则就失去了自主性实验的意义。只有这样才能更加活跃学生的思维，才能真正培养学生分析问题、解决问题的能力。

四、结论

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1什么是高速数字电路

高速数字电路就是一种根据高速变化的信号，在电路中所产生的包含比如：电感、电容等模拟性质效果的电路。它主要是由分布参数系统与集中参数系统两个系统构成。分布参数系统可被使用高速数字电路设计过程中，分布在熟悉度更靠近该系统对信号时间和其存在的位置对应的特性有关键性作用，因此对信号特性产生影响的关键因素是元器件间的信号长度，此外线路中的信号传输过程也会产生相应的延迟。而集中参数系统在高速数字电路技术中并不适合高速数字电路，而被普遍使用于低速数字电路设计（胡文涛，计算机高速数字电路设计技术点滴谈，数字技术与应用,2015年第12期235页）。

2影响计算机高速数字电路设计技术的问题分析

对电子设计领域来讲，计算机高速数字电路设计技术的发展与研究是其重要突破，也对计算机电子技术的进一步发展优化有重要促进作用。但是，在当前阶段的计算机高速数字电路设计技术发展过程中，仍旧存在很多影响严重的问题，下面重点讨论三个方面的问题（黄一曦，计算机高速数字电路设计技术探讨，山东工业技术,2016年第12期154页）。

2.1阻抗不匹配的问题

信号传输线上抗阻是其关键因素，但是在当前阶段计算机高速数字电路设计技术使用过程中，时常出现信号传输位置上的抗阻部匹配的问题，抗阻不匹配会导致反射噪声的产生，反射噪声会对信号的形成产生一定的破坏，导致信号的完整性受到严重影响。

2.2电源平面间电阻和电感的影响

从实际情况出发，根据当前先进的电子技术设计出来计算机高速电路设计技术，并且该技术在很多领域被充分使用。在当前阶段的计算机高速数字电路设计中，来自电源平面间电阻与电感的影响，会让传输过程中产生大量电路输出同时动作的问题，从而让整个电路出现很大的瞬态电流，这一电流会对极端集高速数字电路地线和电源线上的电压造成严重的影响，还可能会造成波动的情况（王威，计算机高速数字电路设计技术及优化策略，通讯世界,2016年第20期244-245页）。

2.3信号线间距离的影响

在计算器高速数字电路设计技术中，信号线间距离的影响普遍存在。通常来讲，信号线间的距离会跟着印刷版电路密集度的增大而产生相应变化，该变化会越来越小，并且在这个变化过程中也会致使信号与信号间的电磁耦合逐渐变大。因此就不能再对其忽略处理，信号间还会产生串扰现象，而且该问题还会随着时间的变化而逐渐加重。以上几个关键问题如果不得到及时解决，则计算机高速数字电路设计技术无法在当前多个领域中得到进一步充分使用，严重阻碍我国电子科技行业的创新与发展（贾萍，探析计算机高速数字电路设计技术，智能城市,2016,年第10期44页）。

3优化计算机高速数字电路技术的有效措施

3.1优化电路信号设计，确保电路信号的完整性

为全面提高计算机高速数字电视信号的完整性、准确性与可靠性，在对整个计算机高速数字电路的布局时就要重视其合理性。就当前的实际使用情况来看，计算机高速数字电路设计技术中，抗阻不匹配问题一直无法得到有效的解决，这严重影响了电路信号的完整性，为了使得抗阻不匹配这一问题得到有效解决，可以从以下几个方面来研究解决：第一，仔细研究不同电路信号在传输过程中的具体情况，并对其中的干扰问题和反射情况进行具体研究；第二，传输过程中，对不同信号源传输时的电路信号产生的干扰情况做具体分析。抗阻不匹配问题会让计算机高速数字电路运行时的电路信号传输效果产生严重影响，不管抗阻值偏大还是偏小，其影响的程度都非常严重，会给电路信号得传播产生一定的干扰，还会阻止电路正常合理运行，使得计算机高速数字电路传输信号的完整性产生偏差。为了有效解决抗阻不匹配问题，还需对计算机高速数字电路设计技术进行深层次研究，并根据其设计理论找到高速数字电路设计中临街阻抗与电路的匹配原因，从而优化抗阻配置方式，让其始终保持过阻抗状态，如此一来就能确保电路在运行过程中，不会由于阻抗不匹配问题而导致整个电路信号传输的完整性受到严重影响。该问题的解决，使得系统的可靠性能有效提高（潘元忠，高速数字电路设计技术的应用研究，数字技术与应用,2017年第12期162-163和165页）。

3.2优化电路电源设计，减少电源系统阻抗

根据电路设计理论研究发现，若电路系统中不存在任何阻抗因素，那么电路设计的运行状态将会呈现理想模式，由于在整个信号回路中没有任何抗阻的影响，也会使得整个运行状态的能量消耗大幅减少，而且系统内的所有元件所流经的电压与电流都能维持恒定状态。计算机高速数字电路的构成元件当中，电源是其构成元件的重要组成部分。从上面的内容可以得知，电源平面范围内存在电感和电阻，那么在运行过程中，整个电脑的电源部分都会由于电压的问题而使得电源电压出现波动状态，该情况会使得计算机高速数字电路的运行可靠性严重下降，也会让电源电压的稳定性出现问题。所以，为了提高整个系统在运行过程中的可靠性与稳定性，在设计电路系统的过程时，就应该将电源电阻和电感的因素考虑在内，从一开始就减少由于电源内部的电感和电阻给整个系统运行所带来的不良影响，利用有效措施减少抗阻。从目前使用于计算机高速数字电路的电源材质来看，多数使用的是铜质材料，而根据计算机高速电路的具体情况来看，铜质材料的电源无法满足其具体需求（孙丽华，高速数字电路设计技术的应用，电子技术与软件工程,2018年第16期90页）。所以才会导致整个运行过程中系统的正常运行无法得到保障，使得电路系统的稳定性与可靠性受到严重影响。在考虑以上因素对系统的正常运行影响程度后，可以考虑把电容技术使用的电路中，电容技术的加入会让电源面电感和电阻对系统运行的影响程度大幅降低，从而也会让整个计算机高速数字电路系统的运行安全性与完整性得到保障（杨瑞萍,孙海波，计算机高速数字电路设计技术探讨，电子技术与软件工程,2015年第5期137页；杨涛,李成文,陈国,范超，机载计算机高速数字电路系统的硬件抗干扰设计，大众科技,2015年第6期1-4页）。

结语：

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【关键词】全加器 ;Verilog HDL;多位设计

引言

随着信息时代的来临，“数字”二字正越来越多的出现在各个领域，数字电视、数字通信、数字电影、数字控制……数字化已成为当今信息社会的技术基础，电子技术发展的潮流。

数字电路已从早期的分立元件发展到集成电路，以及具有特定功能的专用集成电路，其设计的复杂度、集成度越来越大，而传统的设计方式已无能为力。为解决这一问题，基于硬件描述语言（HDL，Hardware Description Lan-guage）的全新设计方法应运而生。硬件描述语言是一种用形式化方法描述数字电路和系统的语言，形式上和普通计算机编程语言很相似。利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。

传统的数字电路设计方法其设计步骤分为：设计原始状态表、状态化简、状态编码、根据状态转换表建立输入和输出方程，画出逻辑电路并连接。这种方法需要一定的逻辑推导与化简，学习起来枯燥乏味，极易挫伤学习兴趣。但是如果在学习过程中将硬件描述语言加入其中，自行编写程序，从仿真波形中观察信号的逻辑变化，将被动学习变为主动学习，将会更加容易理解和掌握数字逻辑电路。当今最为流行的硬件描述语言以VHDL和Verilog HDL应用最为广泛。Verilog HDL以其易学自由的特点被美国80%以上的电子工程师使用，而国内大多数公司和研究单位也在使用Verilog HDL语言。

Verilog HDL语言简单易学，比较适合底层逻辑电路的描述，只要有C语言编程基础，即可在短时间掌握。而C语言是大多数理工类学生必修的编程语言之一。这里以Verilog HDL语言为基础，介绍如何在数字电路中引入硬件描述语言学习全加器。

一、传统方法设计全加器

全加器是用门电路实现两个二进制数相加并求出和的组合电路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。它与半加器的区别在于需要考虑来自低位的进位，因此其输入端除了加数和被加数以外，还应有一个进位输入端。根据二进制加法运算规则，用A和B代表加数，CI代表来自低位的进位输入，S代表相加的和，CO代表向高位的进位，可列出一位全加器的真值表，如表1所示。

表1 全加器的真值表

输入 输出

CI A B S CO

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

根据真值表写出输出端S和CO的逻辑表达式：

对逻辑表达式进行化简，可得如下表达式：

根据化简后的表达式画出全加器的结构图，如图1所示。

图1 全加器的逻辑电路图

虽然依照传统的设计模式绘出了全加器的逻辑电路图，但是无法展现它是否符合真值表，无法检测设计的正确与否。引入硬件描述语言Verilog HDL，利用仿真验证，可以有效地直观感受设计效果。

二、基于Verilog HDL的全加器设计

Verilog HDL语言以模块集合的形式来描述数字电路系统，其基本设计单元是模块（module），整个程序包括在关键字module、endmodule之内，其模块类似C语言中的函数，提供输入、输出端口，通过实例化来调用其他模块，以及模块间相互连接来实现设计功能。在硬件描述语言的建模中，主要有结构化描述方式、数据流描述方式和行为描述方式，其中数据流描述方式与逻辑表达式很相识。这里以化简后的逻辑表达式对电路进行描述。

module full_adder1（a，b，ci，s，co）;

//模块定义行：module 模块名（端口名表项）

input a，b;//端口类型说明：说明端口的输入或输出特性

input ci;//来自低位的进位输入端

output s;//加数之和的输出

output co;//向高位的进位输出端

assign s=a^b^ci;//功能描述：对模块的功能或结构进行具体描述

assign co=（a&B）|（ci&（a^b））; //向高位的进位端描述

endmodule//结束行：标志模块结束

图2 一位全加器模块的仿真结果

在模块描述完成之后，需要通过测试文件对模块进行仿真验证，以检查设计是否达到要求。想要对模块进行仿真测试首先要规定时间单位，而且最好在测试文件中统一规定时间单位，比如，‘timescale 1ns/1ps表示仿真的单位时间为1ns，精度为1ps。测试模块可以看做一个模块或者设备，和你已经编写的模块进行通信。通过测试模块向待测模块输出信号作为激励，同时接收从待测模块输出的信号来查看结果。一般在测试模块中将测试模块的输入信号（input）定义为reg型，输出信号（output）定义为wire型。处理完接口和声明之后，需要自己设置一些激励信号，激励信号的内容就是能输入到待测模块中的波形。对上述模块编写测试程序，查看仿真结果，如图2所示。从图中可知，其仿真结果与真值表完全一致，说明全加器的设计正确，达到设计要求。

通过真值表推导出逻辑表达式，再用数据流描述方式建模的方法是否可以再进一步改进，以符合我们传统的数学表达方式呢？答案是肯定的。采用行为描述方式建模，将加数、被加数和低位的进位以加法的形式表示，而和与高位的进位用拼接运算符（{ }）来表示。将上述程序的功能描述语句修改如下：

assign {s，co}=a+b+ci; //功能描述，带进位的加法运算

再进行一次验证仿真，结果一模一样。说明这种描述方式是正确的，而且更接近于数学表达，更容易掌握。

图4 四位全加器数学表示图

三、全加器的改进与多位设计

一位的全加器解决了，那么多位的全加器怎么办呢？也很简单。只需要增加加数与被加数的位宽即可。这里以四位全加器为例，将源程序进行修改。

module full_adder2（a，b，ci，s，co）;

input [3： 0]a，b;//四位的加数与被加数，[3：0]代表位宽为4

input ci;

output [3：0]s;//和也是4位

output co;

assign {s，co}=a+b+ci;

//行为描述方式，即电路功能描述

endmodule

编写测试模块程序，查看仿真结果，如图3、图4所示。从图中很明显的看到，无论从波形图还是数学结构上都可论证全加器的设计正确，符合数学学习的规律，可将其作为一个模块电路运用具体电路中，作为其他设计的一个功能电路。

四、结束语

从上述的全加器的学习分析中，可以发现在数字电路学习中引入硬件描述语言可以让数字电路的学习更加直观，更能了解电路的功能作用，更易掌握所学知识。此外，以Verilog HDL语言为学习EDA技术的切入点，有利于学习电子电路自动化设计的思想，有助于掌握EDA技术这门代表电子设计技术最新发展的方向，为将来学习FPGA可编程器件打下良好的基础。

参考文献

[1]阎石.数字电子技术基础（第四版）[M].高等教育出版社，1998（11）.