集成电路设计规则范文

导语：如何才能写好一篇集成电路设计规则，这就需要搜集整理更多的资料和文献，欢迎阅读由公务员之家整理的十篇范文，供你借鉴。

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集成电路(IntegratedCircuit)产业是典型的知识密集型、技术密集型、资本密集和人才密集型的高科技产业，是关系国民经济和社会发展全局的基础性、先导性和战略性产业，是新一代信息技术产业发展的核心和关键，对其他产业的发展具有巨大的支撑作用。经过30多年的发展，我国集成电路产业已初步形成了设计、芯片制造和封测三业并举的发展格局，产业链基本形成。但与国际先进水平相比，我国集成电路产业还存在发展基础较为薄弱、企业科技创新和自我发展能力不强、应用开发水平急待提高、产业链有待完善等问题。在集成电路产业中，集成电路设计是整个产业的龙头和灵魂。而我国集成电路设计产业的发展远滞后于计算机与通信产业，集成电路设计人才严重匮乏，已成为制约行业发展的瓶颈。因此，培养大量高水平的集成电路设计人才，是当前集成电路产业发展中一个亟待解决的问题，也是高校微电子等相关专业改革和发展的机遇和挑战。[1_4]

 

一、集成电路版图设计软件平台

 

为了满足新形势下集成电路人才培养和科学研究的需要，合肥工业大学(以下简称"我校”从2005年起借助于大学计划。我校相继开设了与集成电路设计密切相关的本科课程，如集成电路设计基础、模拟集成电路设计、集成电路版图设计与验证、超大规模集成电路设计 、 ASIC设计方法、硬件描述语言等。同时对课程体系进行了修订，注意相关课程之间相互衔接，关键内容不遗漏，突出集成电路设计能力的培养，通过对课程内容的精选、重组和充实，结合实验教学环节的开展，构成了系统的集成电路设计教学过程。56]

 

集成电路设计从实现方法上可以分为三种：全定制(fullcustom)、半定制(Semi-custom)和基于FPGA/CPLD可编程器件设计。全定制集成电路设计，特别是其后端的版图设计,涵盖了微电子学、电路理论、计算机图形学等诸多学科的基础理论，这是微电子学专业的办学重要特色和人才培养重点方向，目的是给本科专业学生打下坚实的设计理论基础。

 

在集成电路版图设计的教学中，采用的是中电华大电子设计公司设计开发的九天EDA软件系统(ZeniEDASystem),这是中国唯1的具有自主知识产权的EDA工具软件。该软件与国际上流行的EDA系统兼容，支持百万门级的集成电路设计规模，可进行国际通用的标准数据格式转换，它的某些功能如版图编辑、验证等已经与国际产品相当甚至更优，已经在商业化的集成电路设计公司以及东南大学等国内二十多所高校中得到了应用，特别是在模拟和高速集成电路的设计中发挥了强大的功能，并成功开发出了许多实用的集成电路芯片。

 

九天EDA软件系统包括设计管理器，原理图编辑器，版图编辑工具，版图验证工具，层次版图设计规则检查工具，寄生参数提取工具，信号完整性分析工具等几个主要模块，实现了从集成电路电路原理图到版图的整个设计流程。

 

二、集成电路版图设计的教学目标

 

根据培养目标结合九天EDA软件的功能特点，在本科生三年级下半学期开设了为期一周的以九天EDA软件为工具的集成电路版图设计课程。

 

在集成电路版图设计的教学中，首先对集成电路设计的_些相关知识进行回顾，介绍版图设计的基础知识，如集成电路设计流程，CMOS基本工艺过程，版图的基本概念，版图的相关物理知识及物理结构，版图设计的基本流程，版图的总体设计，布局规划以及标准单元的版图设计等。然后结合上机实验，讲解Unix和Linux操作系统的常用命令，详细阐述基于标准单元库的版图设计流程，指导学生使用ZeniSE绘制电路原理图，使用ZeniPDT进行NMOS/PMOS以及反相器的简单版图设计。在此基础上，让学生自主选择_些较为复杂的单元电路进行设计，如数据选择器、MOS差分放大器电路、二四译码器、基本RS触发器、六管MOS静态存储单元等，使学生能深入理解集成电路版图设计的概念原理和设计方法。最后介绍版图验证的基本思想及实现，包括设计规则的检查(DRC),电路参数的检查(ERC),网表一致性检查(LVS),指导学生使用ZeniVERI等工具进行版图验证、查错和修改。7]

 

集成电路版图设计的教学目标是：

 

第熟练掌握华大EDA软件的原理图编辑器ZeniSE、版图编辑模块ZeniPDT以及版图验证模块ZeniVER丨等工具的使用;了解工艺库的概念以及工艺库文件technology的设置，能识别基本单元的版图，根据版图信息初步提取出相应的逻辑图并修改，利用EDA工具ZSE画出电路图并说明其功能，能够根据版图提取单元电路的原理图。

 

第二，能够编写设计版图验证命令文件(commandfile)。版图验证需要四个文件(DRC文件、ERC文件、NE文件和LVS文件)来支持，要求学生能够利用ZeniVER丨进行设计规则检查DRC验证并修改版图、电学规则检查(ERC)、版图网表提取(NE)、利用LDC工具进行LVS验证，利用LDX工具进行LVS的查错及修改等。

 

第三，能够基本读懂和理解版图设计规则文件的含义。版图设计规则规定了集成电路生产中可以接受的几何尺寸要求和可以达到的电学性能，这些规则是电路设计师和工艺工程师之间的_种互相制约的联系手段，版图设计规则的目的是使集成电路设计规范化，并在取得最佳成品率和确保电路可靠性的前提下利用这些规则使版图面积尽可能做到最小。

 

第四，了解版图库的概念。采用半定制标准单元方式设计版图，需要有统一高度的基本电路单元版图的版图库来支持，这些基本单元可以是不同类型的各种门电路，也可以是触发器、全加器、寄存器等功能电路，因此，理解并学会版图库的建立也是版图设计教学的一个重要内容。

 

三、CMOS反相器的版图设计的教学实例介绍

 

下面以一个标准CMOS反相器来简单介绍一下集成电路版图设计的一般流程。

 

1.内容和要求

 

根据CMOS反相器的原理图和剖面图，初步确定其版图;使用EDA工具PDT打开版图编辑器;在版图编辑器上依次画出P管和N管的有源区、多晶硅及接触孔等;完成必要的连线并标注输入输出端。

 

2.设计步骤

 

根据CMOS反相器的原理图和剖面图，在草稿纸上初步确定其版图结构及构成;打开终端，进入pdt文件夹，键入pdt,进入ZeniPDT版图编辑器;读懂版图的层次定义的文件，确定不同层次颜色的对应，熟悉版图编辑器各个命令及其快捷键的使用;在版图编辑器上初步画出反相器的P管和N管;检查画出的P管和N管的正确性，并作必要的修改，然后按照原理图上的连接关系作相应的连线，最后检查修改整个版图。

 

3.版图验证

 

打开终端，进入zse文件夹，键入zse,进入ZeniSE原理图编辑器，正确画出CMOS反相器的原理图并导出其网表文件;调出版图设计的设计规则文件，阅读和理解其基本语句的含义，对其作相应的路径和文件名的修改以满足物理验证的要求;打开终端，进入pdt文件夹，键入pdt，进入ZeniPDT版图编辑器，调出CMOS反相器的版图，在线进行DRC验证并修改版图;对网表一致性检查文件进行路径和文件名的修改，利用LDC工具进行LVS验证;如果LVS验证有错，贝懦要调用LDX工具，对版图上的错误进行修改。

 

4.设计提示

 

要很好的理解版图设计的过程和意义，应对MOS结构有一个深刻的认识;需要对器件做衬底接触，版图实现上衬底接触直接做在电源线上;接触孔的大小应该是一致的，在不违反设计规则的前提下,接触孔应尽可能的多，金属的宽度应尽可能宽;绘制图形时可以多使用〃复制"操作，这样可以大大缩小工作量，且设计的图形满足要求并且精确;注意P管和N管有源区的大小，一般在版图设计上，P管和N管大小之比是2:1;注意整个版图的整体尺寸的合理分配，不要太大也不要太小;注意不同的层次之间应该保持一定的距离，层次本身的宽度的大小要适当，以满足设计规则的要求。四、基本MOS差分放大器版图设计的设计实例介绍在基本MOS差分放大器的版图设计中，要求学生理解构成差分式输入结构的原理和组成结构，画出相应的电路原理图，进行ERC检查，然后根据电路原理图用PDT工具上绘制与之对应的版图。当将基本的版图绘制好之后，对版图里的输入、输出端口以及电源线和地线进行标注，然后利用几何设计规则文件进行在线DRC验证，利用版图与电路图的网表文件进行LVS检查，修改其中的错误并优化版图，最后全部通过检查，设计完成。

 

五、结束语

 

集成电路版图设计的教学环节使学生巩固了集成电路设计方面的理论知识，提高了学生在集成电路设计过程中分析问题和解决问题的能力，为今后的职业生涯和研究工作打下坚实的基础。因此，在今后的教学改革工作中，除了要继续提高教师的理论教学水平外，还必须高度重视以EDA工具和设计流程为核心的实践教学环节，努力把课堂教学和实际设计应用紧密结合在一起，培养学生的实际设计能力，开阔学生的视野，在实验项目和实验内容上进行新的探索和实践。

 

参考文献：

 

[1]孙玲.关于培养集成电路专业应用型人才的思考[J].中国集成电路,2007,(4):19-22.

 

[2]段智勇，弓巧侠，罗荣辉，等.集成电路设计人才培养课程体系改革[J].电气电子教学学报,2010,(5):25-26.

 

[3]唐俊龙，唐立军，文勇军，等.完善集成电路设计应用型人才培养实践教学的探讨J].中国电力教育,2011,(34):35-36.

 

[4]肖功利，杨宏艳.微电子学专业丨C设计人才培养主干课程设置[J].桂林电子科技大学学报,2009,(4):338-340.

 

[5]窦建华，毛剑波，易茂祥九天”EDA软件在"中国芯片工程〃中的作用[J].合肥工业大学学报(社会科学版),2008,(6):154-156.

 

[6]易茂祥，毛剑波，杨明武，等.基于华大EDA软件的实验教学研究[J].实验科学与技术，2006,(5):71-73.

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1 MPW服务概述

1.1 什么是MPW服务

在集成电路开发阶段，为了检验开发是否成功，必须进行工程流片。通常流片时至少需要6~12片晶圆片，制造出的芯片达上千片，远远超出设计检验要求；一旦设计存在问题，就会造成芯片大量报废，而且一次流片费用也不是中小企业和研究单位所能承受的。多项目晶圆MPW（Multi-Project Wafer）就是将多个相同工艺的集成电路设计在同一个晶圆片上流片，流片后每个设计项目可获得数十个芯片样品，既能满足实验需要，所需实验费用也由参与MPW流片的所有项目分摊，大大降低了中小企业介入集成电路设计的门槛。

1.2 MPW的需求与背景

上世纪80年代后，集成电路加工技术飞速发展，集成电路设计成了IC产业的瓶颈，迫切要求集成电路设计跟上加工技术；随着集成电路应用的普及，集成知识越来越复杂，并向系统靠近，迫切要求系统设计人员参与集成电路设计；为了全面提升电子产品的品质与缩短开发周期，许多整机公司和研究机构纷纷从事集成电路设计。因此，大面积、多角度培养集成电路设计人才迫在眉睫，而集成电路设计的巨额费用成为重要制约因素。

实施MPW技术服务必须有强有力的服务机构、设计部门和IC生产线。

1.3 MPW服务机构的任务

① 建立IC设计与电路系统设计之间的简便接口，以便于系统设计人员能够直接使用各种先进的集成电路加工技术实现其设计构想，并以最快的速度转化成实际样品。

② 组织多项目流片，大幅度减少IC设计、加工费用。

③ 不断扩大服务范围：从提供设计环境、承担部分设计，到承担全部设计、样片生产，以帮助集成电路用户或开发方完成设计项目。

④ 帮助中小企业实现小批量集成电路的委托设计、生产任务。

⑤ 支持与促进学校集成电路的设计与人才培养。

1.4 MPW技术简介

（1）项目启动阶段

MPW组织者首先根据市场需要，确定每次流片的技术参数、IC工艺参数、电路类型、芯片尺寸等。设计时的工艺文件：工艺文件由MPW组织者向Foundry（代工厂）索取，然后再由设计单位向MPW组织者索取。提交工艺文件时，双方都要签署保密协议。

（2）IP核的使用

参加MPW的项目可使用组织者或Foundry提供的IP核，其中软核在设计时提供，硬核在数据汇总到MPW组织者或Foundry处理后再进行嵌入。

（3）设计验证

所有参加MPW的项目汇总到组织者后，由组织者负责对设计的再次验证。验证成功后，由MPW组织者将所有项目版图综合成最终版图交掩膜版制版厂，开始流片过程。

（4）流片收费

每个项目芯片价格按所占Block的大小而非芯片实际大小计算。流片完成后，MPW组织者向每个项目提供10~20片裸片。需封装、测试则另收费。

2 国外MPW公共技术平台与公共技术服务状况

（1）MPW服务机构创意

1980年，美国防部军用先进研究项目管理局(DARPA)建立了非赢利的MPW加工服务机构，即MOS电路设计的实现服务机构MOSIS（MOS Implementation System）服务机构，为其下属研究部门所设计的各种集成电路寻找一种费用低廉的样品制作途径。MPW服务机构与方式的思路应运而生。加工服务内容：从初期的晶圆加工到后续增加的封装、测试、芯片设计。

（2）MOSIS机构的发展

考虑到MPW服务的技术性，1981年MOSIS委托南加州大学管理。在IC产业剧烈的国际竞争环境下，培养集成电路设计人才迫在眉睫。1985年，美国国家科学基金会NSF支持MOSIS，并和DARPA达成协议，将MPW服务对象扩大到各大学的VLSI设计的教学活动;1986年以后在产业界的支持下，将MPW服务扩大到产业部门尤其是中小型IC设计企业；1995年以后，MOSIS开始为国外的大学、研究机构以及商业部门服务。服务收费：国内大学教学服务免费，公司服务收费，国外大学优惠条件收费，国外公司收费较国内公司要高。

（3）其它国家的MPW服务机构

法国：1981年建立了CMP(Circuit Multi Projects)服务机构，发展迅速，规模与MOSIS接近，对国外服务也十分热心。1981年至今，已为60个国家的400个研究机构和130家大学提供了服务，超过2500个课题参加了流片。1990年以前，CMP的服务对象主要是大学与研究所，1990年开始为中小企业提供小批量生产的MPW服务。由于小批量客户的不断增加，2001年的利润比2000年增加了30%。

欧盟：欧盟于1995年建立了有许多设计公司加盟的EUROPRACTICE的MPW服务机构，旨在向欧洲各公司提供先进的ASIC、多芯片模块（MCM）和SoC解决方案，以提高它们在全球市场的竞争地位。EUROPRACTICE采取了"一步到位解决方案"的服务方式，用户只要与任何一家加盟EUROPRACTICE的设计公司联系，就可以由该公司负责与CAD厂商、单元库公司、代工厂、封装公司和测试公司联系处理全部服务事项。

加拿大：1984年成立了政府与工业界支持的非赢利性MPW服务机构CMC(Canadian Microelectronics Corporation)联盟，是加拿大微电子战略联盟(Strategic Microelectronics Consortium)的一部分。目前，CMC的成员包括44所大学和25家企业。CMC的服务包括：提供设计方法和其它产品服务，提高成员的设计水平；提供先进的制造工艺，确保客户的设计质量；提供技术及工艺的培训。

日本：1996年依托东京大学建立了VLSI设计与教育中心VDEC(VLSI Design and Education Center)，开展MPC（Multi-Project Chip）服务。VDEC的目标是不断提高日本高校VLSI设计课程教育水平和集成电路制造的支持力度。2001年，共有43所大学的99位教授或研究小组通过VDEC的服务，完成了335个芯片的设计与制造。VDEC与主要EDA供应商都签有协议，每个EDA工具都拥有500~1000个license；需要时，这些license都可向最终用户开放。VDEC还对外提供第三方IP的使用，同时，VDEC本身也在从事IP研究。

韩国：1995年，在韩国先进科学技术研究院(Korea Advanced Institute of Science and Technology)内建立了集成电路设计教育中心IDEC(IC Design Education Center)。

可以看出，世界各先进国家都认识到IC产业在未来世界经济发展中的重要地位，在IC加工技术发展到一定阶段后，抓住了IC产业飞速发展的关键；在IC应用层面上普及IC设计技术和大力降低IC设计、制造费用，并及时建立有效的MPW服务机构，使IC产业进入了飞速发展期。纵观各国MPW服务机构不尽相同，但都具有以下特点：

① 政府与产业界支持的非赢利机构；

② 开放性机构，主要为高等学校、研究机构、中小企业服务；

③ 提供先进的IC设计与制造技术，保证设计出的芯片具有先进性与商业价值；

④ 提供IC设计与制造技术的全程服务。

3 我国MPW现状

我国大陆地区从上世纪80年代后半期开始进入MPW加工服务，从早期利用国外的MPW加工服务机构到民间微电子设计、加工的相关企业、学校联合的MPW服务，到近期政府、企业介入后的MPW公共服务体系的建设，开始显露了较好的发展势头。

3.1 与国外MPW加工服务机构合作

1986年，北京华大与武汉邮科院合作利用德国的服务机构，免费进行了光纤二、三次群芯片组的样品制作，使武汉邮科院的通信产品得以更新换代。此后，上海交大、复旦、南京东南大学、北京大学、清华大学、哈尔滨工业大学都从国外的MPW加工服务中获益匪浅。东南大学利用美国MOSIS机构的MPW加工服务，采用0.25和0.35 ìm的模数混合电路工艺进行了射频和高速电路的实验流片。

在与国外MPW服务机构的合作方面，东南大学射频与光电子集成电路研究所取得显著成果。建所初期就与美国MOSIS、法国CMP建立合作关系。1998年以境外教育机构身份正式加入MOSIS，同年，利用MOSIS提供的台湾半导体公司的CMOS工艺设计规则、模型及设计资料开发了基于Cadence软件设计环境的高速、射频集成电路，完成了5批0.35ìm、3批0.25ìm CMOS工艺共40多个电路的设计与制造，取得了许多国内领先、世界先进水平成果。2000年东南大学射光所还与法国的CMP组织正式签订了合作协议。

为了推动大陆的MPW服务，射光所从2000年开始利用美国MOSIS机构为国内客户服务，建立了MPW服务网页，向公众及时流片时间及加入MPW的流程和手续。2001年，射光所通过MOSIS利用TSMC的0.35和0.25ìm CMOS工艺为清华大学、信息产业部第13所、南通工学院完成了3批10多个芯片的设计制造。目前，10多个高校、研究机构、企业成为射光所MPW成员。

3.2 高校、企业、研究机构合作实现MPW服务

90年代，上海复旦大学开始着手建立国内MPW加工服务机构；1995年，无锡上华微电子公司开始承担MPW加工服务，并于1996年组织了第一次MPW流片；1997年至1999年在上海市政府的支持下，连续组织了6次MPW流片，参加项目有82个；2000年受国家火炬计划、上海集成电路设计产业化基地、上海市科委及上海集成电路设计研究中心委托又组织了3次35个项目的MPW流片。清华大学与无锡上华合作，针对上华工艺，开发了0.6ìm单元库，开始了MPW加工服务，并将校内的工艺线用于MPW加工服务。近年来，在863 VLSI重大项目规划指引下，在上海、北京、深圳、杭州等地陆续成立了集成电路产业化基地，进一步推动了MPW加工服务的开展。清华大学从2000年开始，利用上华0.6ìm CMOS工艺为本校以及浙江大学、合肥工业大学组织了4次MPW流片，总共实现了106项设计；上海集成电路设计研究中心与复旦大学，于2001年利用上华1.0和0.6ìm CMOS工艺和TSMC的0.3ìm CMOS工艺，为产业界、教育界进行了8次MPW流片，实现了109个设计项目。

随着中国半导体工业飞速发展，将会在更多的先进工艺生产线为MPW提供加工服务，许多境外的半导体公司也在积极支持我国的MPW加工服务。随着上海、北京多条具有国际先进水平的深亚微米CMOS工艺线的建成，国家级的MPW计划会得到飞速发展。

3.3 台湾地区的MPW加工服务

1992年在台湾科学委员会的支持下，成立了集成电路设计和系统设计研究中心CIC。其目的是对大专院校的集成电路/系统设计提供MPW服务，对集成电路/系统设计人员进行培训，并推动产业界与学院的合作研究项目。到目前为止，CIC已为超过100家的台湾院校提供了MPW服务，总计有3909个IC项目流片成功，其中，76家大专院校有3423项，40多家研究所和产业界有486项。在EDA工具方面，有多家的IC/SYSTEM设计工具已运用在MPW的设计流程中。到目前为止，已有91家大专院校安装了14 100多个EDA工具的许可证，另外，0.6ìm 1P3M CMOS、0.35ìm1P4M CMOS、0.25 ìm1P5M CMOS和0.18ìm1P6M CMOS的标准单元库已开始使用。除了常规MPW服务，CIC还向大专院校提供培训：2001年有7000人次，每年还有2次为产业界提供的高级培训。

台湾积体电路制造股份公司（台积公司：TSMC）从1998年提供MPW服务，成为全球IC设计的重要伙伴。2000年以来台积公司提供了100多次MPW服务，并完成了1000个以上IC芯片项目的研制。目前，台积公司已分别与上海集成电路设计研究中心、北京大学微处理器研究开发中心合作，提供MPW服务。

4 我国大陆地区MPW服务基地的建设

由于大陆地区原有微电子研究机构的历史配置，在进入基于MPW服务方式后，这些研究机构先后都介入了IC设计的MPW服务领域，并开始建立相应的MPW服务基地。

4.1 上海复旦大学与集成电路设计研究中心（ICC）

上海复旦大学专用集成电路与系统国家重点实验室在上海市政府支持下，于1997年成立了"上海集成电路设计教育服务中心"。主要任务是IC设计人才培养和组织MPW服务。1997~1999年组织了6次MPW流片。2000~2001年上海市科委设立"上海多项目晶圆支援计划"，把开展MPW列为国家集成电路设计上海产业化基地的重点工作。在市科委组织下，复旦大学专用集成电路与系统国家重点实验室与ICC实现强强联合，面向全国，于2000年组织了3次、2001年组织了5次MPW流片。ICC于2001年底正式与TSMC达成合作协议，开展0.35ìm MPW流片服务。2002年与中芯国际集成电路制造（上海）有限公司（SMIC）合作推出本土0.35ìm及以下工艺的MPW流片服务。从ICC设立的网站(icc.sh.cn) 可了解MPW最新动态和几乎所有的MPW服务信息。

4.2 南京东南大学射频与光电子集成电路研究所

1998年，南京东南大学射光所以境外教育机构的身份正式加入美国MOSIS，并签订有关协议，由此可获得多种工艺流片服务。2000年5月与法国的CMP签订了合作协议。1999年底受教育部委托，举办了"无生产线集成电路设计技术"高级研讨班。从2000年开始建立了MPW服务网页，通过网页向公众公布流片时间及加入MPW的流程和手续，目前，高速数字射频和光电芯片测试系统已开始运行，准备为全国超高速数字、射频和光电芯片研究提供技术支持，有许多高校、研究单位、公司已成为射光所MPW成员。

4.3 国家集成电路设计产业化（北京）基地MPW加工服务中心

在北京市政府的支持与直接参与下建立了"北京集成电路设计园有限责任公司"。正在建设中的国家集成电路设计产业化（北京）基地MPW加工服务中心由北京华兴微电子有限公司为承担单位，联合清华大学、北京大学共同建设。

4.4 北方微电子产业基地TSMC MPW技术服务中心

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关键词:STIL; EDA; IEEE

1STIL简介

STIL是Standard Test Interface Languagefor Digital Test Vector Data.的简称,它是一种联系EDA(集成电路设计端)和ATE(集成电路测试端)的通用接口语言。

近十年来,各集成电路制造商在考虑前端设计、后端仿真,直到产生测试数据的时候都有各自的一套流程以及相对固定的数据格式(如图1所示),举例来说,对于一个新的产品,要产生ATE可以识别的测试数据(程序),必须取决于使用何种EDA工具,集成电路厂商使用何种格式的数据来仿真测试,以及在最终选择那个厂家/型号的ATE来进行实测。我们可以看到,在这一过程中并没有一个统一的标准,使得各个集成电路厂商的仿真数据和ATE的测数据之间需要互相转换,而STIL的出现使这一过程变得简单而迅速(如图2所示)。

无论使用哪种EDA工具,都可以通过STIL转换到各大厂家的ATE设备上使用,这种标准化的流程有利于:

(1)缩短整个从设计到测试的周期;

(2)减少中间环节,减少因为标准不一而发生错误或不兼容的可能性;

(3)便于调试和维护;

(4)扩大可测性设计(Design for Test,DFT)的使用范围。

2STIL的构架

2.1 STIL的使用模型

图3 是一个STIL的基本使用模型和流程。从逻辑仿真或ATPG产生STIL格式的数据,通过Manipulation工具产生后一步ATE需要的转换规则和指令,通过ATE的翻译工具/编译结合这些规则和指令就可以产生两方面的测试文件/代码:Diagnostic(用于调试),测试向量文件。另外,从ATE得到的测试结果也可以以一定的格式送回到EDA段来帮助分析和调试。

2.2 STIL的基本构架

2.2.1 IEEE Std. 1450-1999

IEEE1450-1999主要包括以下3部分内容:

(1) EDA环境到ATE环境的大容量的数字信号测试的向量文件的变换。

(2) 定义数字信号测试的向量所对应的被测元器件(Device under Test,简称DUT),pattern,format和timing。

(3) 产生像SCAN,BIST这样的结构测试的向量文件。

图4是一个500ns周期的输入信号波形在STIL中的描述。值得注意的是“0”“1”并不是通常我们理解的“低”或是“高”。在STIL里它们被称为波形变量(waveform char),在实际使用的时候可以是0-9,或是a-z的任意符号。只要是在ATE能力允许的范围内,波形的种类也没有限制。

图5是一个500ns周期的输出信号波形,即需要ATE进行采用的信号在STIL中的描述。CompareHigh/CompareLow,CompareHigh Window/ C- ompareLowWindow分别对应高/低的时间点采样和时间段采样。

2.2.2 IEEE Std. 1450.2

IEEE1450.2是STIL中对于DC参数的设定,主要包括以下3部分内容:

(1)集成电路电源参数设定

(2)各I/O引脚( pin)的电压/电流参数

(3)集成电路的上下电顺序。

2.2.3 其它IEEE标准

上面两类基本的参数构成了STIL基本的框架,此外,以下标准是最新制定完成或正在制订的标准:

(1)1450.1(Design Environment)

增加了Variable clock,pattern的burst功能,pattern中互相调用的实现。

(2)1450.6(CTL)

嵌入式内核的测试标准。

(3)1450.4, 5

标准测试流程

(4) 1450.7

标准混合信号测试规范

3STIL的现状和总结

3.1 现状

目前,STIL在欧美和日本等集成电路产业发达国家已经普遍使用。在美国,Intel,IBM,TI,Freesacale,NS等巨头已经纷纷采用STIL来作为集成电路设计到测试的标准数据格式。在日本,以Toshiba为首的集成电路制造大厂也在积极推动STIL成为业界标准。

另外,有关STIL的一些产品也开始使用。例如,目前Synopsys的TetraMAX,Mentor的FastScan和Cadence EncounterTest已经同时支持WGL和STIL。

3.2总结

1)STIL成为EDA-ATE间的标准接口是大势所趋。

2)集成电路产业链各部分都在为STIL开发新的工具和产品。

参考文献

[1]IEEE Std 1450-1999(Basic STIL).

[2]IEEE Std 1450.2 (DC Level).

[3]IEEE Std 1450.1-2005 (Design).

[4] IEEE Std. 1450.6-2005 (CTL).

篇4

关键词：闩锁效应；高阻衬底；多子保护环

一 引言

在中小功率智能集成电路研发中，为了提高电路性能和和电路的可靠性，缩小整机系统的体积、能耗，以及降低成本，较普遍地采用低压微功耗控制电路和高压功率晶体管的单片集成方案，其中功率晶体管的设计，都应用RESURF及场板终端等原理，来确保实现高耐压。这类芯片通常所用的Si衬底材料具有轻掺杂的高阻特征，在对抗闩锁问题的大量研究这与普通CMOS电路中有所不同，针对功率集成电路中可能存在闩锁效应的研究目前还比较少。事实上，由于采用高阻衬底，使寄生电阻R变的更大。因此，功率集成电路中闩锁效应更为严重的。针对功率集成电路中的闩锁产生的机理，本文通过增加适当的保护环结构，得到了一种抗闩锁效应的有效方法。

二 闩锁效应以及抗闩锁效应的有效方法

1、闩锁效应的产生

闩锁效应是CMOS工艺所特有的一种寄生效应，它会导致电路的严重失效，甚至把芯片烧毁。闩锁效应是由NMOS的有源区、N阱、P衬底、PMOS的有源区构成的n-p-n-p结构产生的。闩锁的形成是当其中一个三极管正偏时，就会构成正反馈。避免闩锁的方法就是使寄生的三极管不会处于正偏状态，那么就要减小衬底和N阱的寄生电阻。 静电会对电子元器件产生影响，是一种看不见的破坏力。半导体器件失效的主要原因之一是ESD 和相关的电压瞬变都会引起闩锁效应。如果有一个强电场加在器件结构中的氧化物薄膜上，那么该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并且会由于浪涌电流造成的过热而形成开路。这也就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、电过载和器件损坏。

2、高压功率集成电路中的闩锁效应

在许多功率集成电路中，所使用的基本电路的整个结构可以分为三部分：左边是低压PMOS;中间是低压NMOS；右边是功率LDMOS晶体管。如下图所示，就是典型的功率集成电路，这种横向高压NMOS管，通过高阻n型漂移区来实现高耐压。整个集成架构采用了以高压LDMOS设计优先，兼容低压CMOS工艺的方案，共同使用同一个高阻衬底，所以寄生扩展电阻R会很大。由于在高压功率集成电路中的低压供电都是由内部高压电源直接在片上产生的，如果高压电源纹波较大，将使流过R的电流随之发生变化。当K两端的电压降可以开启寄生的横向三极管T2时，那么T2就会从寄生三极管T1的基极抽取大量电流导致Ti的导通，结果Ti和T2就构成了正反馈回路，那么闩锁效应就会发生。因此可以得到以下结论：在上述功率集成电路结构中，只要高压LDMOS管本身的寄生三极管效应不被触发，整体电路闩锁效应发生与否仅由取决于低压CMOS单元的寄生效应；而在流经R上的电流不变的情况下，尽可能地减小R的数值是抑制或者避免发生闩锁效应的最重要措施。

3、抗闩锁效应的方法--- 多子保护环

通过前面的分析可以得出，减小R的数值是抑制或者避免发生闩锁效应的最重要措施。

那么可以有多种减小R数值的方法，本文采用的是多子吸收环方案。因为在固定偏压下n阱反偏漏电流的大小是可以确定的，如果增设与原先R并联的空穴电流泄放通道R1，那么就可以使引发闩锁效应的有效触发电压明显的降低。设计如图所示：

在高阻衬底的功率集成电路设计中，采用类似的结构相比用其他方法抑制闩锁效应的效果应该更显著，工艺也更易兼容，并且此结构已经成功应用于保护那些易受瞬态上冲的I/O电路。为了观察改进的效果，采用(10欧姆．cm)的普通Si衬底和（欧姆-cm）的高阻Si衬底在相同工艺条件和几何结构下进行模拟仿真，结果和预想的完全一致。

三 总结

闩锁效应会严重导致电路的失效，造成极大的危害，所以本文采用了多子保护环的方法来抗闩锁效应。在功率集成电路设计中，增加衬底多子保护环用来预防闩锁效应方面有着较好的效果，多子保护环的宽度越大，扩散越深，对闩锁的预防效果越明显。但是考虑刭工艺的兼容性，可有两种选择：(1)利用PHV工序做多子保护环，效果较好但占用版图面积稍大（为最小设计规则的两倍）；(2)选用p+保护环，该方法在满足要求的情况下可以有较小的面积开销和设计自由度。实际工艺应用中，建议采用p+多子环。

参考文献

[1] CHAN W W T,SIN K 0, MOK P K T,et aI.A power IC technology with excejlent cross-talk isolation[J].IEEE EDL,1996，17(10)：467-469.

[2]唐晨，孙伟锋，陆生礼．CMOS电路中抗Latch- up的保护环结构研究[Jl.现代电子技术，2006，29(4)：109-111．

[3]王书凯，程东方，徐志平，等．适用于智能功率IC的700 V Double-Resurf LDMOS研究[J].微计算机信息，2007，23(23)：270-271.

[4] TROUTMAN R R.CMOS技术中的闩锁效应――问题及其解决方法[M].嵇光大，等译．北京：科学出版社，1996：148-155．

作者简介

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《推进纲要》出台正逢其时

集成电路产业是信息技术产业的核心，是支撑经济社会发展和保障国家安全的战略性、基础性和先导性产业。当前和今后一段时期是我国集成电路产业发展的重要战略机遇期和攻坚期，加快推进集成电路产业发展，对转变经济发展方式、保障国家安全、提升综合国力具有重大战略意义。

集成电路作为目前几乎所有信息产品的物理载体，属于牵涉国家安全重中之重的战略性产业。但是，长期以来，它却一直是我国的短板产业，集成电路进口金额已经超过原油，成为我国第一大进口商品。有中国海关总署的数据佐证，2013 年全年，中国集成电路进口量 2663 亿块，同比增长 10.13%，进口金额达 2313 亿美元，同比增长20.47%。而同期中国原油进口 2.8 亿吨，总金额 2196 亿美元。与此同时，我国集成电路产业销售额只有2400亿元，大约只是进口额的六分之一。

工业和信息化部副部长杨学山在6月24日的新闻会上介绍《推进纲要》的相关情况时，也用一串数据说明了现状：我国信息技术产业规模多年位居世界第一，2013年产业规模达到12.4万亿元，生产了14.6亿部手机、3.4亿台计算机、1.3亿台彩电，但主要以整机制造为主，由于以集成电路和软件为核心的价值链核心环节缺失，行业平均利润率仅为4.5%，低于工业平均水平1.6个百分点。但是，我国拥有全球最大、增长最快的集成电路市场，2013年规模达9166亿元，占全球市场份额的50%左右，预计到2015年市场规模将达1.2万亿元。

因此，在我国集成电路产业做大做强的核心技术缺乏、产品难以满足市场需求等问题存在的当前，出台《推进纲要》，无疑是为我国集成电路产业的兴旺发展提供了坚实的政策基础，给我国集成电路全产业链的整体大发展注入了一针“强心剂”。

《推进纲要》部署张弛有道

我国集成电路产业的竞争力之所以不强，杨部长在新闻会上总结了四点原因：一是企业融资瓶颈突出。骨干企业自我造血机能差，国内融资成本高，社会资本也因集成电路产业投入资金额大、回报周期相对较长而缺乏投资意愿；二是持续创新能力不强。领军人才匮乏，企业小散弱，全行业研发投入不足英特尔一家公司的六分之一；三是产业发展与市场需求脱节，“芯片―软件―整机―系统―信息服务”产业链协同格局尚未形成，内需市场优势得不到充分发挥；四是适应产业特点的政策环境还不完善。他指出：“《推进纲要》的实施，就是要破解上述难题，为产业发展创造良好环境。”

《推进纲要》凝练了推进产业发展的四项主要任务，更加突出企业的主体地位，以需求为导向，以技术创新、模式创新和体制机制创新为动力，破解产业发展瓶颈，着力发展集成电路设计业，加速发展集成电路制造业，提升先进封装测试业发展水平，突破集成电路关键装备和材料，推动集成电路产业重点突破和整体提升，实现跨越式发展。

杨部长进一步从细分行业的角度讲解了各自的发展重点：在设计业方面，围绕产业链开展布局，近期重点聚焦移动智能和网络通信核心技术和产品，提升信息技术产业核心竞争力；加紧部署云计算、物联网、大数据用关键芯片和软件，创新商业模式，抢占未来产业发展制高点；分领域、分门类，逐步突破智能电网、智能交通、金融电子等行业应用核心芯片与软件。在制造业方面，抓住技术变革的有利时机，突破投融资瓶颈，加快先进生产线建设，提升综合能力，建立可持续的盈利模式。同时兼顾特色工艺发展。在封装测试业方面，提升芯片级封装、圆片级封装、硅通孔、三维封装等先进封装和测试技术层次，扩大规模。在装备和材料业方面，加强装备、材料与工艺的结合，研发光刻机、刻蚀机、离子注入机等关键设备，开发光刻胶、大尺寸硅片等关键材料，快速形成配套能力。

《推进纲要》保障钱权并重

《推进纲要》提出的保障措施在继承了18号文、4号文中包括财税、投融资、研究开发、进出口、人才、知识产权、市场等现有政策的基础上，重点增加了三个内容。

一是加强组织领导，成立国家集成电路产业发展领导小组，负责产业发展推进工作的统筹协调，强化顶层设计，整合调动各方面资源，解决重大问题，根据产业发展情况的变化，实时动态调整产业发展战略。并成立由有关专家组成的咨询委员会。

二是设立国家集成电路产业投资基金。重点吸引大型企业、金融机构以及社会资金对基金进行出资。基金实行市场化、专业化运作，减少政府对资源的直接配置，推动资源配置依据市场规则、市场竞争实现效益最大化和效率最优化。基金支持围绕产业链布局，重点支持集成电路制造领域，兼顾设计、封装测试、装备、材料环节，推动企业提升产能水平和实行兼并重组、规范企业治理，形成良性自我发展能力。

三是加大金融支持力度。重点在创新信贷产品和金融服务、支持企业上市和发行融资工具、开发保险产品和服务等方面，对集成电路产业给予支持。

集成电路行业的崛起，是实现从“中国制造”向“中国智造”转变的重要一环 ，也是保障国家信息安全的重要基础。《推进纲要》可以说是集成电路产业的一次新机遇。中国芯将借助《推进纲要》这股东风，顺势起飞！

链接

各方评说

制造、封装、测试方

――此次《推进纲要》中关于发展集成电路制造业制造这项，国家确实不仅指出要加快45/40nm、32/28nm等先进工艺开发，更指出大力发展模拟及数模混合、MEMS、高压、射频等特色专用工艺生产线。考虑周全，接地气，不再单纯以先进工艺论英雄。

――以市场需求为导向，包括中国市场、国际市场，争取“设计”达到世界领先，“制造”能配合上自身的“设计”，“封装测试”跟进，全产业链共进，改变国内设计企业很多到国外甚至是到台湾流片的局面，最终达到芯片大部分乃至全部国产化（中国芯）。

IC设计方

――《推进纲要》中提到要重点提高在移动智能终端、数字电视、网络通信等量大面广行业的芯片设计能力。毫无疑问，它是正确的，但还不够。要提升行业相关的芯片设计能力，不仅仅需要国家从集成电路设计端予以扶持，也要考虑让整个市场变得更加灵活与开放，减少不必要的局部非市场化的行政规定和干预。

渠道分销方

――欧美的元器件分销商伴随着欧美半导体强势崛起而遍布全球；台湾的几大元器件分销巨头伴随着台湾集成电路产业链崛起而占领了整个亚太地区；中国本土的元器件分销商要想真正崛起，也需要中国本土IC公司的真正强大并且在分销管理上与国际巨头接轨！

创投方

――国家对集成电路的产业扶植，思路上有了重大改变：从撒胡椒面式的研发补助，转变到重视投资回报，由专业团队管理的股权投资。这体现了对市场和企业主体的重视，是国家意志和市场机制的完美结合。

――希望这次对集成电路产业的支持，能够从创业、融资、贷款、并购、上市等各方面切实支持集成电路企业，降低创业成本，让广大苦逼的创业者获得产业发展的红利，让中国的集成电路行业成为冒险家的乐园。

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关键词:项目教学;数字电路;课程设置;教学实例

项目教学是将某门专业课程按类别分为若干知识和技能单元,每个知识和技能单元作为一个教学项目,每个教学项目都以应用该项知识和技能完成一个具体的项目任务作为目标,所以,项目教学是将理论与实践融于一体的教学模式。把理论知识和实践知识较好的融于到具体项目是搞好项目教学的关键,所以,数字电路课程结构必须按照项目教学模式来重新设置,本文结合作者项目教学实践经验和研究工作对基于项目教学模式的数字电路课程设置进行浅显探讨。

一、课程的性质与作用

《数字电路》是高等职业院校电子信息专业、通信专业等电类专业的一门核心职业技术基础课,是实践性较强的课程。

本课程主要针对企业生产第一线产品装配、调试、检验、维修、生产管理等岗位。通过基于工作任务的项目式教学,培养学生的逻辑电路分析能力、逻辑电路设计能力(即用中小规模集成电路设计具有一定功能的逻辑电路,而不是设计一个编码器、译码器、计数器等)、常用仪器仪表使用能力(如双踪示波器、稳压电源、信号源、计数器、频率计、万用表等仪器仪表使用能力)、逻辑电路制作能力、故障排除能力、仿真工具使用能力、自学能力、设计报告编写能力及职业素质养成,本课程培养的核心能力是逻辑电路分析能力、逻辑电路设计能力。

二、课程结构整体设计

课程教学设计的理念:以项目教学开展课程教学;实现理论实践一体化教学;以职业能力培养为主线,以应用为目的。依据此理念设计出的课程教学内容体系如图1所示。

项目实验包括单元实验、仿真实验、设计实验3个方面。“单元实验”训练常用电子仪器的使用方法和数字电路的基本测试方法,它所涉及的内容与课堂教学内容紧密相关,充分体现课程的实践性。“仿真实验”主要利用EWB平台进行实验,使学生掌握仿真工具的使用方法,并能利用仿真工具对一些设计实验、项目实训内容进行仿真。“设计实验”是通过常用的数字集成电路实现简单功能的逻辑电路。

项目实训采用EWB仿真设计+实物制作相结合的手段,项目实训内容主要利用中小规模集成电路实现具有一定功能的数字系统。在项目实训中鼓励学生将课外科技活动、数字电路制作大赛纳入教学活动中来,课内外学习相互结合,使学生视野开阔、能力增强。

理论教学与实践教学时间比例为1∶1;并安排2周课程设计进行综合实践训练。

(一)项目设计的思路

项目设计的思路:设计的项目应覆盖整个工作领域和承载这个工作领域所需要的知识和技能;项目结构划分应体现工作体系的特征;在以项目划分为线索进行工作分析的基础上,合理设计项目结构。

项目内容设计具体原则:项目应覆盖知识点和技能要求;知识点的内容应最大限度地融于项目教学之中;项目大小要根据学习内容进度和要求来确定;项目内容设计要考虑教学组织的可行性和合理性。

(二)课程教学实施思路

课程教学实施思路:理论教学主要结合在项目实验、项目实训中进行教学。

课程的教学以项目作为核心实例带动知识点讲授,以工作任务完成过程为主线选择和组织课程内容,以完成工作任务为主要学习方式,每一个项目分解为若干个工作任务,通过每一个工作任务使学生掌握必要的理论知识和技能。大部分内容教学实施在实验室中进行理论实践一体化教学,可先分析再实践,或先实践再分析理论知识,或随讲随练,讲练结合,工学交替,理论教学与实践教学同步进行。教学实施过程中突出“以职业能力培养为主线,以应用为目的”原则,重点加强对学生实践能力的培养,通过对项目设计制作训练,培养学生综合应用知识的能力。

(三)实践教学的4个层面

本课程教学模式是基于工作过程的项目式教学,借助这种教学模式和项目实验、项目实训、课程设计3个实践平台,构建了由基础训练、应用训练、创新训练和综合训练组成的“四个层面”的实践教学体系,为学生实践能力培养提供强有力保障,能使学习者在实践活动中主动学习和有效应用知识,极大提高教学效果和学生职业能力培养的效率。

三、教学内容的选取与规划

(一)教学内容选取依据

教学内容要集中体现课程教学目标,内容的选取应该以企业对岗位知识能力要求和学生适应岗位变化的可持续发展能力要求为依据。这就要求数字电路课程组的教师经常到企业进行知识和能力要求的调研,对企业所要求的知识点和能力进行分析,根据调研结果及时调整教学内容,使数字电路的内容符合行业企业发展的需要。另外,教学内容的选取还要考虑能较好地解决“基础知识、技能与学生适应岗位变化的可持续发展能力”的关系,“基础知识与应用能力”的关系,“理论与实践”的融合关系、比例关系等关系,使《数字电路》课程内容体系具有高等职业教育的针对性,适应电子信息职业岗位能力的培养。

(二)教学内容具体规划

1、理论教学内容。必修模块:数字电路基础,逻辑门电路,组合逻辑电路,触发器,时序逻辑电路,脉冲电路;选修模块:半导体存储器与可编程器件,数/模转换与模/数转换;拓展模块:MAX+PLUSII软件操作训练,用VHDL语言设计功能模块(拓展模块不纳入正常教学,利用课余时间结合数字电路设计制作竞赛开展教学,满足部分学生需求)。

2、项目实训内容。项目实训内容体系如图2所示,具体实训内容:加法计算器的设计与制作包括逻辑门电路功能的测试和加法计算器的设计两个项目。涉及相关知识:与、或、非逻辑运算,复合逻辑运算,TTL门电路,OC门,三态门,TTL门电路、CMOS门电路的分类及其比较,TTL与CMOS数字集成电路的使用规则,逻辑代数的基本定律及规则,组合逻辑电路的描述,组合逻辑电路的分析,最小项与最大项,常用数制与BCD码;逻辑函数的化简,组合电路设计方法,数字信号与模拟信号,组合逻辑电路中的竞争-冒险现象。抢答器的设计与制作包括译码器功能的测试、编码器功能的测试、锁存器功能的测试和抢答器电路设计等4个项目。涉及相关知识:LED显示器,显示译码器,译码器,使用变量译码器实现组合逻辑函数;编码器,二进制优先编码器功能扩展;D 锁存器;抢答器的组成框图(包括编码器、译码器、锁存器)。计数器的设计与制作包括触发器逻辑功能测试、简单计数器逻辑功能测试、集成计数器功能测试和计数器的设计与调试等4个项目。涉及相关知识:基本RS触发器,同步触发器,边沿D触发器,边沿JK触发器;时序逻辑电路的组成,计数器的类型,计数器的分频功能,同步时序电路分析;集成四位二进制加法计数器 74LS161,集成四位二进制同步加法计数器 74LS163,集成异步十进制计数器74LS290,可逆计数器74193;计数器模数的变化,振荡器。数字钟的设计与制作完成有一定功能数字钟(能显示小时分钟基本功能)设计制作,这一个项目是对前面所有相关知识的综合运用和检验。

四、教学组织与实施

教学组织与实施的思路:教学内容结构以项目和案例作为单元展开教学内容,教学组织形式采取实际操作与讲解相结合,单元学习时间为4课时;教学过程中正确处理知识学习与工作任务的关系,做到知识学习为完成任务服务,知识学习为技能形成服务;最后,学生通过学习获得报告、图纸、工艺文件、作品等学习成果。

项目的具体组织实施过程中,重点考虑如何通过设计恰当的工作任务引入相关理论知识。例如通过“三人表决电路设计”、“简单加法计算电路设计”两项工作任务,引入组合电路设计方法、逻辑函数化简方法等知识点;通过这两个任务,学生容易理解化简后结果尽可能用相同芯片去实现它,因此“与或式”结果不如“与非与非式”,“与或式”就意味着要用与门和或门,再简单的逻辑函数至少要两个芯片,“与非与非式”只用与非门,如果逻辑函数不复杂,一个芯片可解决问题。又如通过“用74160及简单门电路构成八进制计数器(0-7)”和“数字钟中分钟指示电路设计与调试”两个工作任务,引入N进制计数器的构成方法:串接法(即级联法)、复 位法、置数法。

五、教材编写与选择

项目式教学教材选用应该是以主、辅两本教材结合使用的选用原则。为了保证项目教学的顺利实施,应该以自编校本教材为主教材,选择理论知识顺序与校本教材基本一致的规划教材为辅助教材。校本教材在章节顺序上,以项目和工作任务为主线来编排内容顺序,兼顾学生的认知规律,并将知识和能力有机地融入到完成工作任务的具体过程中;在内容编排上,按先基本逻辑电路后逻辑部件、先单元电路后系统电路、先数字电路后脉冲电路的原则编排,实践与理论在内容上相互充实、相互补充,边学边做。

采用两本教材的目的是满足部分自学能力较强学生扩展知识的需要,对一些内部电路的分析、原理的分析,自学能力较强学生可通过自学获得知识,培养学生的自学能力。

六、项目教学实例

以“智力竞赛抢答器的设计”这一项目为例说明项目教学的具体实施过程。这个项目的实施过程包括4个阶段:

第一阶段:任务布置。第一步是教师布置工作任务,讲解必要的相关知识,如原理框图;第二步是分小组讨论,按强弱搭配原则分小组讨论,教师参与学生的讨论,提出要解决的关键问题,即如何实现数码管显示与按键数字相对应的数码,如何实现闭锁功能,学生展开对这两个问题的讨论,教师逐步启发学生,得到解决问题的基本方法。

第二阶段:仿真设计。第一步是利用仿真平台在仿真实验室中进行仿真设计,搭接电路并激活仿真软件,查看所设计的电路能否实现工作任务所要求的技术指标;第二步是教师对学生仿真设计结果进行考核。

第三阶段:电路制作。第一步是学生在面包板上搭接电路,自行排除故障;第二步是分小组进行答辩并考核。

第四阶段:教师总结。可挑选1-2个电路进行演示,并讲解工作原理。

通过本项目的学习,学生不仅掌握了锁存器、编码器、显示译码器的原理,动手能力得到了很大提高,电路制作的速度、排除故障能力明显提高。整个项目教学体现了课程整体设计的理念,应用了计算机仿真、实验室制作教学手段,采用了项目教学式、小组讨论式、启发式等教学方法。

随着数字技术的不断发展,数字电路的教学内容和模式应不断的改革,这就要求数字电路课程组老师在总结经验的基础上大胆创新,做到与时俱进,并在今后的教学过程中还要不断深入研究和探索。

参考文献:

1、李珈.数字电路课程教学改革的实践[J].职业教育研究,2008(6).

2、侯国相.项目教学法在数字电路课程教学中的实践[J].辽宁教育行政学院学报,2008(8).

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【关键词】数字IC静态时序分析建立时间保持时间

1、引言：

当代数字IC设计的规模和复杂性的不断地在增加，设计的时序验证已经成为制约成品率的一个重要因素。是否全面地分析设计的时序关系到产品的成败。然而，设计过程中不可避免地会出现一些与要求时序相违背的情况，怎样处理这些问题是静态时序分析的一个重要的方面，本文主要阐述了对设计中静态时序分析时序违背的处理方法。

2、静态时序分析中时序分析对象

在静态时序分析中，时序分析工作主要检查设计的建立时间和保持时间。关于以上检查目标的概念，这里就不在赘述。设计的时序违背主要体现在这两个时序目标的违背。图1是保持时间违背的情况，图2是建立时间违背的情况

从图1可以知道，保持时间的违背在电路上是相邻的两个寄存器之间的组合逻辑路径延迟过小，导致前一个寄存器的数据在时钟边沿有效期的后段存入了后一个寄存器中，从而导致逻辑的混乱。而建立时间的违背则是相邻的两个寄存器之间的组合逻辑路径的延迟较大，导致在时钟上升边沿到来的时候，有效数据还没有到达，从而引起数据的错误。这两个时序的违背情况比较典型，关系到系统的功能正确性，是静态时序分析主要的分析对象。

3.时序违背的处理方法

这是本文论述的重点，对于保持时间的违背，其实质是相邻寄存器之间的组合路径延迟不够，因此，我们可以试着从增加组合逻辑的延迟入手来解决这个问题，常用的办法是在逻辑路径中插入buffer或delay元件。但是究竟插入什么元件还需视电路情况而定。对于图1的情况，我们可以利用静态时序分析工具软件在c1/U36/Y （NAND2X2M）与c1/data_clr_1_reg/D （DFFRHQX8M）之间插入一个delay元件，这个元件的作用是增加了相关逻辑路径上的延迟，从而解决保持时间的问题，但是这样做的一个不良影响就是如果加入的延迟过大，可能导致建立时间的违背或者设计规则比如最大转换时间的违背，因此每增加一个delay，都要评估其对整体时序的影响。对与delay和buffer两种元件，我们应当如何选择插入路径呢？一个基本的原则就是如果保持时间的违背情况比较严重，可以考虑加入delay，如果不十分严重，可以考虑插入buffer。

对于建立时间的违背，本质上与保持时间的情况正好相反，寄存器之间的组合逻辑的延迟过大导致数据不能及时地向下传递，因此，提出的解决办法是减少组合逻辑的延迟。此时可以观察电路的延迟情况，找出制约建立时间的原件，用其它延迟小的同类器件来替代本原件从而达到减少电路延迟的目的。在图2中，观察电路的延迟，发现在数据路径的末端，c1/U5/Y 单元，也就是BUFFERX4的延迟为0.70ns，因此，可以减少此元件的延迟，通常，对于BUFFER器件，驱动能力越大延迟越小，因此，我们可以将BUFFERX4替换为BUFFERX12，重新进行分析，观察分析结果。如果还是达不到要求，那么采用在增大驱动能力的方法来解决。

应该注意，在修正建立时间违背的时候，由于逻辑电路延迟的减少，可能带来保持时间的违背，因此，设计者对器件的选取应该有一个大致的印象，不要盲目地选择延迟大的器件，而是应该有目的地遵循有小到大的顺序来进行，这样能减少分析的迭代时间。

4.结语

以上就是静态时序分析中对时序违背的处理方法，实际上静态时序分析是一个时序分析工具，它不能对设计进行改变，因此，上述的方式方法旨在考察修正时序的切入点，而不是真正的修正设计时序。它提供了一种对设计的修改意见，反馈给P&R人员，由其来对设计进行修正，采将其修正结果回馈到静态时序分析工具来进行分析，由于不同的工具处理时序的算法可能有差别，因此，一般要经过反复迭代之后，最终得到符合要求的设计时序。

应该说，静态时序分析不光能分析设计的时序，还能分析设计规则如最大转换时间和电容等参数，同样是将分析结果反馈给P&R人员，修正后在反馈回来直到符合设计要求为止。

静态时序分析要求分析人员对逻辑电路时序有一个准确的把握，能找到影响时序的关键点，并能对此点进行有效的处理。因此，分析人员要仔细对时序报告进行观察，找到合适的电路节点，采取有效的插入或替换方式，这样，才能对设计的时序全方位分析，提出一个正确的修正方法，从而减少设计的迭代时间。

参考文献

[1]Himanshu Bhatnagar著，张文俊译.高级ASIC芯片综合[M].北京：清华大学出版社，2007.

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【关键词】硬件电路;原理图设计;PCB设计;设计需求

Abstract：Hardware is an important part of the circuit system.The rationality of the hardware circuit design will influence the performance of the system.This paper elaborates the processes and methods of hardware circuit design starting from anglicizing the Design process of hardware circuit，and points out the problems and solutions in the design process.It has the practical significance for hardware circuit design.

Keywords：Hardware circuit;Schematic design;PCB design;The design requirements

前言

随着集成电路设计与制造技术的不断发展，电路系统的功能越来越强大，组成却越来越简单，软件设计的重要性逐渐提高，但硬件电路设计的重要性不容忽视。软件设计得再完美，若硬件电路设计不合理，系统的性能将大打折扣，严重时甚至不能正常工作。

硬件电路的设计一般分为设计需求分析、原理图设计、PCB设计、工艺文件处理等几个阶段，本文主要阐述各阶段的设计流程与方法。

1.设计需求分析

硬件电路的设计需求是基于项目或控制平台的系统需求，设计需求的合理分析是选用电路核心元器件及其典型电路的关键。硬件电路的通用设计需求有应用环境、面积/体积限制、电源、功耗等，此外功能不同电路需求也不同。以某控制平台典型电路为例，设计前必须关注的需求如表1所示。

表1 某控制平台典型电路的设计需求

典型电路 设计需求

主控制电路 I/O口数量、数据宽度、通讯方式、电源等

数字量输入电路 输入点数、额定输入电压、输入电流、噪声容限、是否隔离、隔离电压等

数字量输出电路 输出点数、额定负载电压、输出类型、输出节点容量等

模拟量输入电路 输入类型与等级、精度要求、频率等级、输出类型等

模拟量输出电路 输入位数、精度要求、输出类型、驱动能力等

光纤输入电路 传输带宽、频率、输出接口类型、逻辑关系等

光纤输出电路 输入接口类型、频率、传输带宽、输出接口类型、逻辑关系等

脉冲功率放大电路 逻辑关系、驱动电源、驱动能力等

通讯电路 通讯接口、通讯协议、传输速率、ESD能力等

2.原理图设计

原理图设计是硬件电路设计的核心，合适的器件选型、必要的计算分析以进行参数搭配、仿真工具的运用与验证等是其常用工作流程，最终通过绘制原理图将这些技术用图形化语言表达出来。

2.1 元器件选型

元器件的选型是原理图设计过程中的一个重要环节。元器件是否合理、优质选用，将直接影响整个硬件电路的性能和可靠性，也关系到产品后期的使用与维护。

在选用元器件时，应根据电路功能要求确定元器件的关键参数，表2中给出了常用元器件选型时需要关注的参数，此外还应考虑元器件工作的可靠性、成本、供货周期等因素。

表2 常用元器件的关键参数

常用元器件 关注的参数

电阻 阻值、功率、误差、裕量等

电容 容量、耐压值、工作频率、裕量等

发光二极管 正向电流、光体颜色、正向压降等

稳压二极管 稳压值、稳定电流、精度、功率等

AD芯片 位数、采样速率、单/双极性、带宽、管脚定义、电源、串/并行、封装、典型电路等

晶振 频率范围、电源电压、工作电压、封装等

电源模块 输入/输出类型、输出功率、稳压系数等

数字IC 电源电压、逻辑关系、噪声容限等

传感器 输入/输出类型、精度、线性度等

存储器 电源电压、存储容量、最大时钟频率、访问速度、擦写次数、接口电路等

CPLD 电源电压、逻辑单元数、管脚数、最大时钟频率、接口电路等

MCU或DSP I/O口数量、片内ROM和RAM类型及大小、片上外设类型及数量、体积、功耗等

2.2 绘制原理图

在确定好元器件型号后，就可使用EDA工具软件绘制电路原理图。在绘制过程中应该注意以下问题：

（1）对于初次使用的元器件，一定要查看元器件手册，弄清楚其关键参数、封装、推荐电路等。

（2）尽量使用或借鉴成熟电路，对于不成熟电路要多测试。

（3）按照信号流向绘制原理图。对于复杂电路，可根据功能模块分多张sheet绘制，并给出必要的文字说明。

（4）网络名称的命名尽量遵循信号的含义，以增加原理图的可读性。

（5）综合考虑PCB性能和加工的效率选择电路加工流程。因为少一个工艺流程，可以有效缩短硬件电路的加工时间。加工工艺的优选顺序为：元器件面单面贴装元器件面贴、插混装双面贴装元器件面贴插混装、焊接面贴装。

（6）原理图绘制完成后要编译。这样可以检查出很多问题，如缺少网络标号、信号源属性错误等。

（7）在原理图编译通过后，需要生成网络表。这是原理图到PCB的一个必要环节，如果原理图存在错误，网络表是无法成功导入PCB中的。

3.PCB设计

PCB设计是以电路原理图为依据实现硬件电路的功能，此外还应满足可生产性、可测试性、安规、EMC、EMI等技术规范要求，以构建产品的工艺、技术、质量和成本优势。

3.1 制作物理边框

封闭的物理边框是PCB设计的基本平台，对后续的自动布局和布线起着约束作用。绘制物理边框时一定要精确，以免出现安装问题。使用圆弧边框可以减少应力导致PCB板断裂的现象，也能避免尖脚划伤人员。

3.2 引入元器件和网络

引入元器件和网络是将原理图中的元器件和网络等信息引入到物理边框内，为布局和布线做准备。在更新PCB之前，应确认原理图中与PCB关联的所有元器件的封装库均可用。

3.3 元器件布局

元器件的布局与布线对产品的寿命、稳定性、电磁兼容等都有很大的影响。布局常用的规则有：

（1）元器件的放置顺序。先放置与电路结构有关的需固定位置的元器件，如电源插座、指示灯、开关、连接件等，最好将其位置锁定，以免被误移动;再放置电路中的特殊元器件，如发热元件、大体积元件、IC等;最后放置小元件。

（2）元器件的安放位置。首先应考虑特殊元器件的安放位置，例如发热元件要尽量靠边放置以便散热，且不宜集中放置，并远离电解电容;去耦电容要尽量靠近IC的电源管脚，并力求与电源和地之间形成的回路最短。其次应考虑信号的隔离问题，例如高电压、大电流的强信号与低电压、小电流的弱信号应完全分开;模拟信号与数字信号分开;高频信号与低频信号分开等。非特殊元器件的布局应使总的连线尽可能短，关键信号线最短。结构相同的电路可采用对称式设计以提高设计效率、减小出错率，并节省调试时电路的辨识时间。布局应留有足够的工艺边，以免干涉PCB板的正常传送。

（3）元器件的放置方向。在设计许可的条件下，同类元器件应按相同方向排列，相同封装的元器件等距离放置，以便元件贴装、焊接、测试和返修。

3.4 电路板布线

合理的布线可以有效减少外部环境对信号的干扰以及各种内部信号之间的相互干扰，提高设备运行的可靠性，同时也便于查找故障原因和维护工作，提高产品的可用性。布线常用的规则有：

（1）布线的位置。布线应尽量走在焊接面;模拟部分和数字部分的地和电源应分开布线;大电流、高电压信号与小信号之间应注意隔离;尽量少用过孔、跳线;布线也应留有足够的工艺边。

（2）布线的宽度与长度。除地线外，在同一块PCB板上导线的宽度应尽可能均匀一致，避免突然变粗或变细。电源线和地线的宽度要求可以根据1mm的线宽最大对应1A 的电流来计算，电源和地构成的环路应尽量小;由于：

b：线宽，d：厚度，l：长度，因此在可能的条件下电路的连线应尽量短，这样有利于降低线路阻抗，也可减弱由于连线引起的各种干扰效应。

（3）布线的角度。布线时应避免锐角、直角，宜采用135°或圆角布线。

3.5 工艺文件处理

布线完成后，需要对个别元器件、布线和文字的位置和大小等进行调整完善，以便进行生产、调试和维修。然后进行覆铜，推荐采用接地覆铜方式。其次核对网络是否与原理图一致，最后还可使用软件仿真功能对电路进行调试。

4.结论

总之，硬件电路设计过程中的每一个细节都可能成为导致设计成功与失败的关键。作为电路设计的硬件工程师，必须努力积累经验，不断创新，才能设计出具有推动性的产品。

参考文献

[1]朱铭锆.DSP系统硬件设计（二）――DSP系统硬件原理图、PCB设计和系统调试技巧[J].今日电子，2003（09）.

篇9

关键词:软件无线电;片上网络;OFDM;验证平台;网络接口

1引言

软件定义的无线电(Software-Defined-Radio, SDR,简称软件无线电)自从1992年由Jeo Mitola提出以来,在最近几年取得了引人注目的进展,引起了包括军事通信、个人移动通信、微电子以及计算机等电子领域的巨大关注和广泛兴趣。软件无线电的基本思想是以一个开放的、模块化的、标准化的通用硬件平台为依托,通过加载软件来实现各种无线通信功能[1]。软件无线电突破了传统的无线电台以功能单一、可扩展性差的硬件为核心的设计局限性,强调以开放性的最简硬件为通用平台,尽可能地用可升级、可重配置的(reconfigurable)应用软件来实现各种无线电功能的设计新思路。用户在同一硬件平台上可以通过配置不同的应用软件来满足不同时期、不同使用环境的不同的功能需求[2]。

随着集成电路集成度的不断提高,片上各模块的通信问题逐渐成为系统性能的瓶颈。传统的片上系统(SoC)总线结构在同一时刻只允许一对通信,这一模式严重制约了系统的平均通信效率和可扩展性。 NoC可以定义为在单一芯片上实现的基于网络通信的多处理器系统。NoC有效改善了片上多核系统的通信瓶颈问题,将成熟的网络技术借鉴到芯片设计领域,极大扩展了集成电路设计空间。

参考文献[1][2]介绍了软件无线电技术的发展概况和关键技术研究。文献[3][4][6]都涉及到了从SoC到NoC技术的发展和现状。文献[8][9][10]展示了NoC设计方法学和各种基于FPGA的NoC设计原型。文献[7]中将4G无线通信系统映射到一个2D mesh NoC架构的仿真平台上,但是并没有硬件原型验证和软件无线电思想的引入。本文创新性地将软件无线电思想引入到基于NoC构架的硬件集成电路中,设计并通过FPGA原型验证了一个基于NoC架构的通用软件无线电验证平台。这个平台具有很好的可扩展性和可配置性。文章的第二部分概述了NoC硬件底层的组成结构以及设计要素。第三部分介绍该软件无线电验证平台的软硬件协同设计方案。第四部分以OFDM基带收发系统为验证实例,讲述了在该平台上验证软件无线电系统的流程,并且给出了实际性能测试结果。第五部分对全文进行了总结。

2NOC硬件平台概述

2.1片上网络组成要素

从硬件组成上来看,NoC包括资源节点和通信两类节点。资源节点完成广义的计算任务。网络中资源核可以是DSP芯片,可以是设计者自主设计的ASIC,可以是一个SoC,可以是一个高速缓存块,也可以是一个通用处理器。这种因应用而异的设计被称为ASNoC(Application Specific NoC)。然而不论是所有资源核同构的NoC,还是ASNoC,通常情况下它们的交换节点和网络接口都是同构的。通信节点(又称交换开关)负责计算节点之间的数据通信,用路由和分组交换技术替代传统的总线技术完成通信任务[3]。

2.2片上网络设计要素

基于NoC架构的多核片上系统(MPSoC)有如下几个设计要素:拓扑结构,路由算法,交换策略和控制机制。

网络拓扑结构是网络的物理互连结构,可以由规则的路由和通道组成,也可由非规则的路由及通道构成。常用的NoC拓扑结构都为规则结构,如2D Mesh结构、3D Mesh结构、环面(Torus)结构、八角形以及立方环拓扑结构等。

路由算法决定了消息在网络结构中传输的方向,把可能的传输路径集合限制为合理的路径子集。如果消息的路由完全由它的源和目的地址决定,与网络中其它流量无关,这种路由算法称为确定性路由。例如,维序路由采用了确定性路由的方法,数据包不管其路径上的链路是否阻塞都要沿该路径走下去。二维拓扑结构下的维序路由也称为X-Y路由。自适应路由算法允许路径上的其它流量影响数据包的路由策略。例如在2D-Mesh中,如果沿维序路径链路阻塞或出错,数据包可以沿锯齿形的路由流向其目的地。

交换策略决定了网络中的数据如何穿越它选择的路径,有两种基本的交换策略:电路交换和数据包交换。电路交换在通信之前即在通信对象两端建立起通信链路,其优点在于数据传输丢失率低、链路延时较小、不会造成数据乱序。然而电路交换会长时间占用链路,降低了链路使用率。分组交换将线路上数据拆分为数据包,因此比电路交换更为灵活,线路利用率高。另一方面,由于分组交换的数据包均加上了包头来表明目的节点与源节点,且在每一跳均需要进行判断,因此在相同的路径上通信时延比电路交换大。片上网络系统中广泛使用的包交换方式有三种:存储转发方式(store-and-forward)、虚切通方式(virtual cut-through)、虫洞方式(wormhole)。

控制机制决定消息或消息的一部分何时在它的路径上传输。当两个或更多的消息试图同时使用同一网络资源时,需要控制机制进行资源仲裁分配。能在链路上传输、接受或拒绝的最小信息单元称为流控单元(flit),它可以和物理通道字符(physical unit,phit)大小相同,也可以和数据包或消息大小相同[5]。

3验证平台硬件底层的实现方法

3.1验证平台的拓扑设计

本设计采用如图1(a)所示的可扩展的4×4 2-D mesh NoC拓扑结构。整个网络共有16个节点,由互连线链路连接成一个格型网络。互连线链路、交换节点、网络接口和资源核是网络的四大构成要素。网络的16个节点全部选用Xilinx FPGA内部的Power PC405通用处理器核作为资源核,形成一个各节点完全同构的4×4 2-D mesh NoC。

每一个网络节点的具体结构如图1(b)所示,将在下文具体介绍各部分的实现方法。

3.2验证平台的交换结构设计

(1) 路由策略

片上网络系统结构比传统的因特网简单,处理器节点数目也远比因特网少,但是由于片上网络系统具有严格的功耗、面积、成本方面的约束条件,因此片上网络中的路由算法通常设计为固定的路由算法[2]。本文的设计采用经典的维序路由策略,在二维mesh网络中也称作X-Y路由。该路由算法先对网络节点进行坐标编号,求出数据包的源节点和目的节点的二维向量坐标差(ΔX-ΔY),然后让数据包先沿着X轴方向传输ΔX跳,再沿着Y方向传输ΔY跳,最终到达目的节点。

(2) 虫洞交换

虫洞交换方式的消息流控单位是一个微片(Flit),因此使用的缓冲器比传统分组交换方式更小。一个数据包被分为若干个微片,头微片含有路由信息,后面紧跟着的数据微片,没有路由信息,所以同一个包中所有的数据微片都必须跟随着头微片以流水线的方式进行传输。本设计的数据包为固定长度,每个微片32比特,每个数据包包含160个微片。每个数据包的第一个微片为头微片,里面包含了整个数据包的路由信息,如源节点,目的节点等。其余159个微片为数据包体,为有效载荷。交换开关的注入端口(Injection Port,图1(b))接收来自网络接口(NI)的数据包,并转换成适合虫+孔交换传输的流控单元,即微片。注出端口(Ejection Port)收集来自网络的微片,组成完整数据包,投递给NI。

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(3) 路由器结构

路由器处于交换节点的核心位置,完成数据包转发,即数据包存储,路由计算,交换网络资源分配等功能。

本设计的路由器结构如图2所示。路由器结构每一个输入端口有4个虚输出队列(Virtual Output Queue,VOQ),对应不同的输出通道。VOQ(i,j)里面存放着由输入通道i进入路由器,并且请求输出通道j的Flit,其中i≠j,因为片上网络中不存在数据包从一个端口输入又立即从该端口输出的情况。当Flit到达队列,队列提出对相应输出通道的请求,每一个输出通道对应的交换分配单元(SA)对请求进行仲裁并进行输出通道分配。如果某一队列的请求被允许,那么队列里Flit被传送出去。

虚拟输出缓存是在每个输入端,对每个输出保留一个单独的FIFO。做出仲裁判决之后,一个到达的数据被置于相应于它的输出端口的缓存中。在每个时隙的开始,就能找到每一个输入所对应的输出端口,并将输入数据存入到应当输出的端口所对应的VOQ中。当从VOQ中输出数据的时候,如果没有竞争,输出端口只需要从对应的VOQ中读取数据就可以了,不需要再次进行方向的判定。如果存在多个VOQ竞争同一个输出口,则进行仲裁,确定先后次序[3]。

3.3 计算单元(PE)

我们的设计在Xilinx公司的Virtex4 FPGA上实现,而Virtex4系列FPGA的每个片内均集成了2个Power PC405处理器核。我们的每块PCB板上面有两个FPGA芯片,总共4块PCB共提供了16个Power PC405,刚好对应 4×4 2-D mesh NoC的资源核。有关Power PC的介绍请参看文献[11]。

3.4 NI的软硬件协同设计

网络接口(Network Interface, NI)负责上层处理单元和底层路由交换节点的数据交互。NI的设计分为软件和硬件两部分。硬件由挂接在Power PC总线上的硬件IP核以及外部(FPG内,Power PC封装之外)存储单元构成,而软件部分运行在Power PC上,Power PC通过NI软件代码响应硬件NI的请求并且向硬件NI发出控制信号。

从图1(b)中已经知道,按照传递数据方向的不同,可以将NI分成注入NI(Injection NI)和注出NI(Ejection NI)两部分。注入和注出NI的结构设计如图3所示,图中的GPIO接口传递PE和Switch之间的控制信号(握手信号),为控制通道。EMC是PowerPC对外部RAM的进行读写的控制器,为数据通道。

注入NI工作原理: PowerPC通过GPIO接口检测Switch的接收缓存是否空闲,如果空闲,则Switch发出一个高电平有效的Available信号给PowerPC,告知PowerPC此时可以向路由器注入数据。PowerPC发送数据包到NI的中间缓存(图中的RAM),当向RAM写好一个数据包后,PowerPC通过GPIO口向Switch发出一个Packet_Rdy信号,通知Switch此时可以开始提取数据包。Switch提取完一个数据包并释放了接收缓存后,就将Available置高,表示PowerPC可以向Switch发送下一轮数据包。这个过程表现出握手协议特征。每次握手完成一个数据包向网络的注入,因此注入NI和Switch的接收缓存的大小必须不小于一个数据包所占的存储空间。

注出NI工作原理:路由策略解析了数据包的目的节点后,目的节点的Switch接收到一个数据包所有的微片后将其组成一个完整的数据包,放在其缓存中。如果上一次中断响应信号Response已经被Switch收到(这时注出NI的RAM必定空闲),Switch就将数据包写入到注出NI的RAM中,同时向PowerPC发出中断请求信号Packet_Rdy。PowerPC响应该中断,从RAM里面提取数据包。提取完后,将Response信号置高,以此通知Switch此数据包已经成功发到PowerPC,可以进行下一轮数据包的注出。

4OFDM基带系统在平台上的验证

4.1 OFDM基带系统实现方案

OFDM的基本原理是把高速的数据流通过串并变换,分割为若干路低速的数据流,然后采用相互正交的子载波调制每路数据,并叠加在一起构成发送信号。在接收端用同样数量的子载波对发送信号进行相干接收,得到低速的数据信息后,再通过并串变换得到原来的高速数据流。OFDM基带系统细化的实现框图如图4所示。我们先对各模块运算量和存储资源进行了估算,然后参考FPGA内的PowerPC所提供的资源量,为各关键模块分配了资源核,完成了任务到图1所示的NoC硬件平台的映射。因为发送端和接收端的对等关系,我们只实现了从发送端16QAM调制到接收端16QAM解调之间的模块,信源和信宿端的数据处理不包括在本设计中。从信源发出的数据经过CRC、信道编码和交织等处理之后,进入16QAM调制模块(其他调制模式亦可)。我们的设计采用基于导频的信道估计方法,所以在发送端要在有效数据之间插入导频符号。为了避免无线信道高频部分的信号畸变和提高信号在时域的分辨率,我们将每个符号的882个有效采样数据映射到4096个子载波的低频部分。IFFT(Inverse Fast Fourier Transform )将频谱数据信号变换为时域信号。它是OFDM系统中最关键的模块,也是运算复杂度最高的模块。所以在图6中,发送端的4096点的基4-IFFT总共有6级蝶形结,接收端的FFT为2048点,不能采用基4-FFT,但是如果采用基-2FFT,总共有11级蝶形结,运算复杂度偏高。所以我们采用了2-4混合基FFT算法,5级基4蝶形结,1级基2蝶形结。时域串行的数据流经过加循环前缀,加窗和限幅等操作后,还需要在发送之前加入同步码。接收端进行相反操作。为了降低接收端FFT运算的复杂度,将接受到的数据先进行了2倍下采样。因为发送端和接收端在同一个NoC网络上,时钟全局同步,排线连接可靠,所以我们加入了一个信道模块,模拟了信号经过高斯白噪声信道的情况。需要说明的是,因为在PE内部对数据是按照数组进行处理的,所以在我们的模块框图中没有串并转换。

4.2 承载OFDM基带系统的软件无线电平台

完成了软硬件平台设计和OFDM应用向平台的映射之后,接下来用C语言对每个PE上的任务进行了描述。功能验证通过后,在NoC平台上进行联合调试。调试使用赛灵思的EDK和ISE开发工具。采用赛灵思公司的XC4VFX60系列FPGA,硬件实物图如图5所示。在接收端的信道估计模块后插入chipscope核,捕获的输出星座图如图6所示。因为在信道中加入了18 dB的高斯白噪声,所以星座图表现出一定的离散度。

4.3 OFDM基带系统性能分析

系统时钟频率是100 MHz,经过倍频的PowerPC工作时钟频率是200 MHz,而路由转发结构工作在50 MHz时钟频率下。

一个数据包从PE1注入网络,经过路径 (1) Switch1Switch2Switch3Switch7Switch6Switch5Switch4整个路由转发路径,总的传输延时为9.8。

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一个数据包从PE1注入网络,经过路径 (2) PE1NI1Switch1Switch2NI2PE2NI2Switch2Switch3NI3PE3NI3Switch3Switch7NI7PE7NI7Switch7Switch6NI6PE6NI6Switch6Switch5NI5PE5NI5Switch5Switch4NI4PE4NI4Switch4,整个数据收发路径,数据包的传输延时为40.96μs。

映射在网络上的OFDM系统链路按照流水线的方式工作,处理一个OFDM符号的时长是 7.1624 s。因为在PE上的数据处理的最小单位是一个OFDM符号,而且运行在PowerPC上的软件程序是顺序执行的,没有进一步的流水和并行操作,这是导致单次OFDM处理时间较长的原因之一。NI设计中引入PowerPC的中断操作也是导致延时增大的原因。

OFDM系统的总功耗约为800 mW(只包括映射了OFDM功能模块的网络节点)。FPGA Slice资源的占用率为38.5%,Block RAM资源的占用率为89%。

5 总结

本文设计了一种基于NoC架构的软件无线电系统验证平台。根据OFDM系统在该平台上的建模实例,证明本设计是一个高效、可靠、灵活的软件无线电验证平台。一个以4×4 2-D mesh NoC 电路为基础的硬件平台在FPGA上的设计实现,用户可以通过在处理器核上加载软件的方式将无线通信关键技术映射到该硬件平台上,并且以OFDM基带算法为验证实例,提供了一个完整的软件无线电算法验证思路。硬件底层采用虫洞交换、确定路由、输出缓存队列(Virtual Output Queue,VOQ)机制,一种全新设计的NI完成硬件底层和处理器之间的数据交互。这个基于NoC架构的软件无线电验证平台具有很好的通用性和可扩展性,用户可以根据需要将平台扩展成应用实例需要的规模。设计者只需要改变软件代码就可以在这个平台上验证和实验各种软件无线电系统。

参考文献

[1] 唐睿, 陈霞, 谈振辉. 软件无线电的数字中频技术在WCDMA基站中的应用[J]. 北京交通大学学报, 2005,(05)

[2] 袁梦涛. 软件无线电中的数字信号处理及参数估记[D]. 浙江大学, 2002

[3] 李孟林. 从SoC到NoC的集成电路设计技术发展.半导体技术, 2008,33(3):190-192.

[4] 武畅.片上网络体系结构和关键通信技术研究[D]. 电子科技大学,2008

[5] 李磊. 片上网络NoC的通信研究[D]. 浙江大学, 2007

[6] Wang Ling, Hao Jianye and Wang Feixuan."Bus-Based and NoC Infrastructure Performance Emulation and Comparison," ITNG 2009 - 6th International Conference on Information Technology: New Generations, p 855-858, 2009.

[7] Delorme Julien and Houzet Dominique. "A complete 4G radiocommunication application mapping onto a 2D mesh NoC architecture," 4th International IEEE North-East Workshop on Circuits and Systems, NEWCAS 2006 - Conference Proceedings, p 93-96, 2006.

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[9] Genko, Nicolas, Noc Emulation:A tool and Design Flow for MPSoC. IEEE Circuits and Systems Magazine, v 7, n 4, p 42-51, Fourth Quarter 2007

[10] Bertozzi, Davide, NoC synthesis flow for customized domain specific multiprocessor systems-on-chip. IEEE Transactions on Parallel and Distributed Systems, v 16, n 2, p 113-129, February 2005.

[11] Xilinx Corporation. Xilinx Virtex-IV FPGA and EDK. Available:省略, 2010.

作者简介

篇10

关键词：TS201;FPGA;总线传输;链路口传输;LVDS

中图分类号：TP36 文献标识码：B

文章编号：1004373X(2008)0304003

Design and Realization of TS201 High Speed Communication Interface

GONG Cuiling1,WU Chao1,GONG Lifang2,SONG Wanjie1,WU Shunjun1

(1.National Lab of Radar Signal Processing,Xidian University,Xi′an,710071,China;

2.Tanbu No.1 Middle School of Huadu,Guangzhou,510820,China)

Abstract：As a part of TigerSHARC DSP chip made by ADI Corporation,TS201 has high performance and has been widely used in high speed real―time signal processing.The communication interface design for it has become a key problem of ensuring its high speed real―time performance.This paper makes an analysis of two mainly interfaces of the communication between TS201 and FPGA,which is bus and link port transmission,and presents the design method of those two interface.As the basic transmission method,bus method is simple and has low program complexity.However,link port method requires few sources and has high transmission speed,and is more suitable for communication between DSP and FPGA.The design methods in this paper has been successfully used in some high speed real―time signal processing.

Keywords：TS201;FPGA;bus transmission;link port transmission;LVDS

1 引 言

ADSP―TS201是继ADSP―TS101之后美国ADI公司推出的新一代高性能TigerSHARC处理器ADSP―TS201/202/203系列中的一款，核时钟最高可达600 MHz，其片内集成了更大容量的存储器，性价比高，兼有ASIC和FPGA的信号处理和指令处理器的高度可编程性与灵活性，适用于高性能、大存储量的信号处理和图像应用，例如雷达与声纳应用。TS201与外部设备通信主要有两种途径：总线传输；链路口传输。

在雷达信号处理、数字图像处理等领域中，信号处理的实时性至关重要。由于FPGA芯片在大数据量的底层算法处理上的优势及DSP芯片在复杂算法处理上的优势，DSP+FPGA的实时信号处理系统的应用越来越广泛。

本文采用Altera公司Cyclone II系列芯片EP2C35F实现了与TS201两种方式的通信，即总线方式和链路口方式，并给出了具体的设计实现方法。这两种方式的设计已经成功应用于某信号处理机中。

2 TS201与FPGA的总线通信

TS201的外部总线接口支持多种类型的专用/通用协议，可编程配置为不同协议，支持与不同类型设备的接口。外部总线接口协议分为：慢速设备、流水线和SDRAM协议。其中慢速设备协议可用来访问映射在MS0,MS1和主机空间的异步设备，如异步RAM和ROM；流水线协议能够支持对多种设备的访问，具有较高访问效率，特点是在流水传送数据的同时具有可编程的流水深度。TS201内集成了可编程SDRAM控制器，提供了与多种SDRAM进行接口的能力。

MS0和MS1是DSP的片外标准存储器寻址空间库，本设计只用MS0空间。电路设计时TS201的32位数据总线,地址总线的高8位,送数时钟CLK，WR，RD和MS0都要引到FPGA的用户I/O管脚上。MS0作为FPGA的片选信号，WR和RD分别为写信号。由于不会频繁访问该接口，故对访问速度要求不高，DSP设置为工作在异步模式下的慢速设备协议接口。

2.1 TS201发送数据接口设计

图1为DSP与FPGA通过总线进行传输的设计图。当DSP要向FPGA发送数据时，DSP中MS0和WR信号输出为低电平，地址线输出为0x30000000[1]，而数据则为每个时钟通过总线往FPGA发送1个32位数据。

图1 TS201往FPGA发送数据接口图

而FPGA 内部经过一个逻辑转换，即可从TS201接收数据。此逻辑转换可用VHDL语言编程实现：

此外，如果CLK频率过高，可在FPGA内部建立寄存器或者FIFO来缓冲数据。

2.2 TS201接收数据接口设计

当FPGA要往DSP发送数据数时，可以先发出一个中断请求IRQ1，从而使DSP释放总线控制，然后DSP将使RD和MS0信号输出为低电平，并使地址为0x30000000，这时FPGA即可向总线输出数据。在TS201与FPGA的总线通信中，FPGA送数到DSP要占用总线，因此需要DSP释放总线控制，否则会总线冲突，甚至烧坏系统。

图2 TS201从FPGA读数

3 TS201与FPGA的链路口通信

总线传输是TS201与FPGA接口中较简单的实现方式，但总线传输耗用资源较大，在多DSP共享总线时需要考虑较多问题，因此并不利于并行系统设计。而TS201链路口则较好地解决了这一问题，TS201链路口采用了LVDS技术，数据以DDR方式传输，单向最大速率可达500 MB/s，数据吞吐量4 GB/s[2]。本设计FPGA时钟为50 MHz，TS201核时钟工作在200 MHz，链路口时钟设定500 MHz。

3.1 LVDS技术

低电压差分信号LVDS(Low Voltage Differential Signaling)是一种低摆幅差分信号技术，其突出优点如下[3]：

比单端信号具有较高的频率 LVDS逻辑状态间的电压变化仅为300 mV，所以状态转换迅速，从而可在高频下稳定工作。

更好的噪声 抑制当差分传输线紧耦合时，串入的信号作为共模电压出现在接收器的输入共模噪声中，差分接收器只响应正负输入之差，差分信号的幅度并不受影响，从而抑制了共模噪声。

更低的功耗 LVDS使用恒流线路驱动器，电流源把输出电流限制在3.5 mA左右，降低终端电阻的压降，从而降低了电路的总功耗。

更小的电磁干扰 传输通路上的高频信号跳变产生辐射电磁场，场强正比于信号能量，LVDS通过减少电压摆幅和电流能量，把场强减至最低。

3.2 TS201链路口与FPGA通信接口设计

TS201具有4个完全双向的链路口，将收发端做成2个独立通道，TS201可实现全双工通信，并且从原理上讲,数据的传输速率可以提高一倍。链路口上有24根引脚，其中16根LVDS线，还有4根用于产生握手信号。

本文所采用的FPGA为Altera公司的Cyclone II EP2C35F系列芯片,他支持LVDS技术，支持LVDS引脚并集成了LVDS转换模块[4]。由于TS201与FPGA接口设计中FPGA编程较为复杂，因此本文着重介绍了FPGA的收发数据控制模块的设计。

TS201的链路口有1 b和4 b两种传输方式，本文以4 b为例进行设计。图3为4 b的硬件连接图，其中LXDATAO3_0~3和LXCLKOUT分别为差分数据和时钟线，LXACKI和/LXBCMPO(/表示信号低有效)为握手信号。

图3 链路口配置

3.2.1 TS201链路口通信的通用规则以及特征

链路口协议的定时有几个通用规则[2]：

(1) 第一个数据(1 b或者4 b)总是在链路口时钟的上升沿传输；

(2) 最后一个数(1 b或者4 b)总是在链路口时钟的下降沿传输；

(3) 当链路口空闲时LXCLKOUTP总是被拉低。

链路口接口有如下特征[1]：

(1) 只有当数据传输时才有不连续的时钟；

(2) 四字(128 b)是数据传输的最小长度；

(3) 具有可选的校验字节。

3.2.2 链路口发送部分设计

发送器要求有3个操作时钟输入：链路口时钟(clk 和clk270)和本振系统时钟clk4。clk4与clk是同步的，前者的频率为后者的1/4。若校验没被启动，四字就背靠背传输，中间没有插入延迟,而使能校验模块将导致垃圾字节之后的两个链路口时钟的延迟。延迟期间链路口时钟和数据都是停止的，即时钟保持为低而数据保持不变。本文的设计没启动校验功能。链路口发送部分框图如图4所示。

图4 链路口发送部分结构

(1) 发送缓冲主要用来调和FPGA与TS201之间工作频率的差异。例如当FPGA工作在40 MHz时，由于TS201的本振时钟为50 MHz，这时FIFO可以缓存数据，解决数据率不一致的问题。缓冲FIFO可用quartus LPM库生成，用户需要用到的FIFO容量，存入数据的长度，以及指示标志都可由用户设定，应用较简便。本设计并未启动校验功能，所以从FIFO出来的数据一方面进入控制模块，另一方面经过与门进入双数据率数据输出。

(2) 控制模块主要用于检测TS201发送过来的应答信号acki。根据此信号产生双数据率时钟输出模块的输入信号，并启动FIFO的读操作，使其输出数据进入双数据率数据输出模块,并发出传输结束信号bcmpo_n。

(3) 双数据率时钟输出以及双数据率数据输出模块用的都是quartus的LPM库提供的altddio模块，如图5所示。DDR_OUT为双数据率数据输出模块，在链路口时钟的上升沿和下降沿分别输出数据的低四位和高四位,而ddr_clk为双数据率时钟输出，其中clk_h信号是TS201发到FPGA应答信号的延迟。上述两个模块的输出都送到DSP链路口的LVDS信号。

图5 双数据率时钟输出以及双数据率数据输出模块在FPGA内部的实现方法

3.2.3 链路口接收部分设计

图6为链路口的接收模块。其中，本振时钟clk和链路口时钟inclk需要满足如下关系：本振时钟clk与链路口时钟异步，前者的频率必须至少为后者的2/5而不大于后者的2/3。例如，对于500 MHz链路口时钟，本振时钟必须位于200～333.3 MHz之间。

(1) 接收数据捕获模块用于接收链路口时钟和数据。链路口时钟inclk直接用于获取链路口数据，并在链路口时钟的上升和下降沿把数据放入两个移位寄存器。数据被传输到接收FIFO缓冲器，若校验功能启动还可将数据传输到校验模块。

(2) 控制模块主要用于产生控制信号对其他3个模块进行状态控制，以保证他们之间数据传输、运算结果等正确。

(3) 接收缓冲FIFO采用和链路口接收接口设计中相同的FIFO。

图6 链路口接收部分结构

3.3 仿真结果

由于篇幅关系，本文只给出链路口的发送接口仿真结果，如图7所示，本振时钟clk为50 MHz，作为缓冲FIFO的读写时钟。缓冲FIFO的写时能信号twr高有效，FIFO的读使能信号为TS201链路口应答信号ACKI，低有效。DDC_out的有效数据写进FIFO之后，一旦ACKI拉低，FIFO就输出数据QQ，再经过数据长度转换得到QQ_DES，最后双数据率时钟输出tt_clk以及双数据率数据输出tt_dat。

图7 链路口发送接口仿真结果

4 TS201与FPGA总线传输和链路口传输的比较

上文实现了TS201与FPGA数据通信的两种方式：总线方式和链路口方式。链路口方式更适合于FPGA与DSP之间的实时通信，原因主要有：

(1) 实时信号处理运算量日益增加，目前普遍采用多DSP并行处理的方式，他们共享总线以互相映射存储空间，如果再与FPGA通过总线连接，必然会导致FPGA与DSP的总线竞争。

(2) 虽然TS201外部总线具有较宽的数据线(最多64 b)，在总线时钟不是很高的情况下仍然能够获得较高的数据传输速率，但需要较多的I/O管脚，在一定程度上增加了布线的难度[2]。而采用链路口通信不但能有效缓解DSP总线上的压力，而且传输速度快、可靠性高，与FPGA之间的连线相对也少得多。

5 结语

本文使用Altera公司的FPGA实现了与ADI公司的新一代高性能处理器TigerSHARC TS201的总线传输和链路口传输接口。总线传输需要较多的I/O管脚以及可能造成FPGA与DSP之间总线竞争,而链路口通信需要相对少的I/O管脚，布线相对简单，尤其是传输速度快，可靠性高。从而链路口传输更灵活，更适合于FPGA与DSP之间的实时通信。

参考文献

[1]ADSP―TS201 TigerSHARC Processor Hardware Reference[Z].Analog Devices Inc.2004.

[2]ADSP―TS201 TigerSHARC Processor Programming Reference[Z].Analog Devices Inc.2004.

[3]刘飞宇.基于FPGA的高速通信接口设计[J].实验科学与技术，2005,3(3)：113―114，107

[4]San Jose.Cyclone Device Handbook[Z].Altera Corporation,2003.

作者简介

龚翠玲 女，1981年出生,广东广州人，硕士研究生。主要研究方向为自适应信号处理、高速实时信号处理及系统设计等。

吴 超 男，1983年出生,河北新乐人，硕士研究生。主要研究方向为自适应信号处理、高速实时信号处理及系统设计等。

龚丽芳 女，1978年出生,广东广州人，现为广州市花都区炭步第一中学教师。

宋万杰 男，1960年出生,陕西铜川人，高级工程师。主要从事雷达系统设计、雷达信号处理、数字集成电路设计等方向的研究。