大规模集成电路设计范文

导语：如何才能写好一篇大规模集成电路设计，这就需要搜集整理更多的资料和文献，欢迎阅读由公务员之家整理的十篇范文，供你借鉴。

篇1

关键词：动态功耗 时钟树 clock gating技术

中图分类号：TP752 文献标识码：A 文章编号：1007-9416（2015）09-0000-00

随着半导体工业的发展和工艺的深入，VLSI（超大规模集成电路）设计正迅速地向着规模越来越大，工作频率越来越高方向发展。显而易见，规模的增大和频率的提高势必将产生更大芯片的功耗，这对芯片封装，冷却以及可靠性都将提出更高要求和挑战，增加更多的成本来维护这些由功耗所引起的问题。而在便携式设备领域，如智能手机、手提电脑等现在智能生活的必需品对芯片功耗的要求更为严格和迫切。

由于时钟树工作在高频状态，随着芯片规模增大，时钟树规模也迅速增大，通过集成clock gating电路降低时钟树功耗是目前时序数字电路系统设计时节省功耗最有效的处理方法。

Clock gating的集成可以在RTL设计阶段实现，也可以在综合阶段用工具进行自动插入。由于利用综合工具在RTL转换成门级网表时自动插入clock gating的方法简单高效，对RTL无需进行改动，是目前广为采用的clock gating 集成方法。

本文将详细介绍clock gating的基本原理以及适用的各种clock gating策略，在实际设计中，应根据设计的特点来选择合适的clock gating，从而实现面积和功耗的优化。

综合工具在对design自动插入clock gating是需要满足一定条件的：寄存器组（register bank）使用相同的clock信号以及相同的同步使能信号，这里所说的同步使能信号包括同步set/reset或者同步load enable等。图1即为没有应用clock gating技术的一组register bank门级电路，这组register bank有相同的CLK作为clock信号，EN作为同步使能信号，当EN为0时，register的输出通过选择器反馈给其输入端保持数据有效，只有当EN为1时，register才会输入新的DATA IN。可以看出，即使在EN为0时，register bank的数据处于保持状态，但由于clk一直存在，clk tree上的buffer以及register一直在耗电，同时选择电路也会产生功耗。

综合工具如果使用clock gating 技术，那么对应的RTL综合所得的门级网表电路将如图2所示。图中增加了由LATCH和AND所组成的clock gating cell，LATCH的LD输入端为register bank的使能信号，LG端（即为LATCH的时钟电平端）为CLK的反，LATCH的输出ENL和CLK信号相与（ENCLK）作为register bank的时钟信号。如果使能信号EN为高电平，当CLK为低时，LATCH将输出EN的高电平，并在CLK为高时，锁定高电平输出，得到ENCLK，显然ENCLK的toggle rate要低于CLK，register bank只在ENCLK的上升沿进行新的数据输出，在其他时候保持原先的DATA OUT。

从电路结构进行对比，对于一组register bank（n个register cell）而言只需增加一个clock gating cell，可以减少n个二路选择器，节省了面积和功耗。从时序分析而言，插入clock gating cell之后的register bank ENCLK的toggle rate明显减少，同时LATCH cell的引入抑制了EN信号对register bank的干扰，防止误触发。所以从面积/功耗/噪声干扰方面而言，clock gating技术都具有明显优势。

对于日益复杂的时序集成电路，可以根据design的结构特点，以前面所述的基本clock gating 技术为基础实现多种复杂有效的clock gating 技术，包括模块级别（module level）clock gating，增强型（enhanced）clock gating以及多级型和层次型clock gating技术。模块级别的clock gating技术是在design中搜寻具备clock gating条件的各个模块，当模块有同步控制使能信号和共同CLK时，将这些模块分别进行clock gating，而模块内部的register bank仍可以再进行独立的clock gating，也就是说模块级别clock gating技术是可以和基本的register bank clock gating同时使用。如果register bank只有2bit的register，常规基本的clock gating技术是不适用的，增强型和多级型clock gating都是通过提取各组register bank的共同使能信号，而每组register bank有各自的使能信号来实现降低toggle rate。而层次型clock gating技术是在不同模块间搜寻具备可以clock gating的register ，也即提取不同模块之间的共同使能信号和相关的CLK。

图1没有clock gating的register bank实现电路 图2 基于latch的clock gating 电路

综上所述，clock gating技术在超大规模集成电路的运用可以明显改善寄存器时钟的toggle rate 和减少芯片面积，从而实现芯片功耗和成本的降低。实际设计过程中，需要根据芯片电路的结构特点来选择，针对不同的电路结果选择合适的clock gating技术会实现不同效果。

参考文献

[1]L.Benini. P.Siegel， G.De Micheli “Automated synthesis of gated clocks for power reduction in Sequential circuits”， IEEE design and Test， winter 1994 pp.32-41.

[2]Power Compiler User Guide： Synopsys， Inc.， Y-2006.06， June 2006.

篇2

关键词：电子科学与技术；课程建设；实践创新能力

中图分类号：G642.0 文献标志码：A 文章编号：1674-9324（2017）25-0103-02

电子科学与技术作为信息技术发展的基石，伴随着计算机技术、数字技术、移动通信技术、多媒体技术和W络技术的出现得到了迅猛的发展，从初期的小规模集成电路（SSI）发展到今天的巨大规模集成电路（GSI），成为使人类社会进入了信息化时代的先导技术。电子科学与技术专业是国家重点扶植的学科，本专业作为信息领域的核心学科，培养国家急需的电子科学与技术专业高级人才。

在新的历史条件下，开展电子科学与技术专业课程建设的改革与实践研究是非常必要的，这对于培养出具有知识、能力、素质协调发展的微电子技术应用型创新创业人才具有重要的指导意义和战略意义。本文依据电子科学与技术专业本科生课程建设的实际情况，详细分析了本专业在课程建设过程中存在的问题，提出了关于电子科学与技术专业课程建设的几点改革方案，并进行了一定的探索性实践。

一、目前课程建设中存在的一些问题

1.在课程设置方面，与行业发展结合不紧密，缺乏专业特色和课程群的建设，课程之间缺少有效地衔接，难以满足当前人才培养的需求。本专业的课程设置应当以培养具有扎实的微电子技术领域理论基础和工程实践能力，能从事超大规模集成电路设计、半导体器件和集成电路工艺制造以及相关电子信息技术应用工作的高级工程技术人才和创新创业人才为培养目标来进行课程建设。

2.在创新实践教学方面，存在重理论教学和课堂教学，缺乏必要的实践环节，尤其是创新实践环节的教学，相关实践和实验教学手段和教学方法过于单一，仅在教师课堂教学讲授范例和实验过程的基础上，指导学生进行课程实验，学生按照课程实验手册上的具体步骤逐一进行操作，完成课程所要求的实验。单一的实验和实践教学方式难以提升学生的创新实践和动手能力，更难以实现对所学知识的实践和灵活运用，难以满足当前强调以实践为主，培养实践型创新人才的要求。

二、课程建设改革的目的与任务

结合集成电路行业未来的发展趋势以及电子科学与技术专业总体就业前景和对人才的需求结构。根据我国电子科学与技术产业的现状和发展需求，通过对电子科学与技术专业的课程建设进行改革，重点强调工程实训与创新实践，在课程教学中体现“激发兴趣、夯实基础、引导创新、全面培养”的教学方针。重新规划专业培养方案和课程设置，以集成电路工艺与设计为重点，设置课程群，构建新的科学的课程体系，突出特色，强化能力培养。

三、课程建设改革的具体内容

人才培养目标以厚基础、宽口径、重实践、偏工程为宗旨，培养具有扎实的微电子技术领域理论基础和工程实践能力，能从事超大规模集成电路设计、半导体器件和集成电路工艺制造以及相关电子信息技术应用工作的高级工程技术人才和创新创业人才。以大规模集成电路设计、制造和工艺、电子器件和半导体材料、光电子技术应用等方面为专业特色进行课程建设改革，具体的改革内容如下。

1.课程设置。首先，根据本专业人才培养目标要求按需设课，明确设课目的，并注意专业通识课、专业基础课、专业限选课和专业任选课之间的衔接与学时比例，加强集成电路设计与集成电路工艺方面的课程设置，突出微电子技术方向的特色，明确专业的发展目标和方向，将相关课程设置为课程群，通过相关课程的有效衔接，突出能力培养。其次，随着电子科学与技术的不断发展，注重本专业课程设置的不断更新和调整。

2.教学方式。首先，加强对青年教师的培养和训练，注重讲课、实验、考试及课下各个环节的相互结合，即课堂与课下相结合，讲课与实验相结合，平时与考试相结合。其次，讲课中注重讲解和启发相结合，板书和多媒体相结合；实验中注重方法和原理相结合，知识和能力相结合；考试中注重面上与重点相结合，概念与计算相结合，开卷与闭卷相结合，重点开展课程的网络化建设，将相关实验课程的教学录像上网，通过网络教学加强学生的实验实践能力培养和提高。第三，注重双语课程的开设与优秀经典教材的使用相结合，双语课程与国际该课程接轨。

四、结语

科学与技术专业课程建设应当围绕电子科学与技术专业应用型人才的培养和专业特色，通过制订适用集成电路人才培养目标的培养方案、课程设置、实验体系和教学计划，突出集成电路工艺与设计实践环节，进而有效地提高实验和实践教学质量，为培养具有实践创新能力的科技创新型人才奠定了基础。

参考文献：

[1]刘一婷，李新，关艳霞，等.突出专业特色的电子科学与技术专业人才培养方案构建[J].高教学刊，2016，（7）：74-75.

[2]李新，刘一婷，揣荣岩，等.集成电路产业人才培养的课程体系建设[J].教育教学论坛，2016，（1）：63-64.

[3]潘宇恒.电子科学与技术专业的课程优化[J].科研，2016，（3）：00209.

[4]韩益锋，姚文卿，董良威.电子科学与技术专业课程体系建设与实践[J].考试周刊，2014，（45）：148-149.

[5]陶建平.电子科学与技术专业本科教育质量探索与实践[J].公安海警学院学报，2014，（2）：34-37.

[6]谢海情，唐立军，唐俊龙，等.集成电路设计专业课程体系改革与实践[J].教育教学论坛，2015，（34）：76-77.

[7]全国高等学校教学研究中心.电子科学与技术专业发展战略研究报告[EB/OL].http：///link？rl=fsRthBj31TQQh1FCB740v-yPMYbTKEDaxrKs_caajUeYpVorqPMpcpzfV9wyz-vx3Vd7-hKL37B5rClIwE37dIk5CqZU2M-quD7BTAE_tSMwq，2007-06-18.

[8]刘继春，毛剑波，杨明武.“电子科学与技术专业”学科建设的探索与实践[J].合肥工业大学学报（社会科学版），2008，（06）：138-141.

[9]王敏杰，朱连轩，袁超.电子信息科学与技术本科人才培养探索[J].科技信息，2009，（30）：20.

[10]李俊杰.浅谈电子信息科学技术发展[J].魅力中国，2010，（10）：237.

[11]陈力颖.《大规模可编程逻辑器件设计》课程实验考试改革的探索[J].教育教学论坛，2013，（52）：255-257.

[12]何伟明.高等学校电子科学与技术本科专业发展战略研究报告2006-2010年教育部高等W校电子科学与技术专业教学指导分委员会[J].电气电子教学学报，2009，（S1）：1-13.

Reform and Exploration of Course Construction of Electronic Science and Technology

CHEN Li-ying

（School of Electronics and Information Engineering，Tianjin Polytechnic University，Tianjin 300387，China）

篇3

而近年来全国工程教育认证标准发生较大的变化，电子科学与技术专业的电类课程设置，逐渐被光学类课程所取代，影响了各高校专业培养方案的制定。本文通过总结国内各高校电子科学与技术专业基础与核心课程设置的经验，分析本科专业对应于电子科学与技术一级学科所属的各二级学科的基础知识，对于将集成电路设计设置为电子科学与技术专业核心课程，来完善电子科学与技术专业课程体系设置进行了探讨。

1 全国工程教育认证标准

全国工程教育认证是我国高等教育为了融入世界得到全球高等教育界的认可而开展的认证，自2007年开始试点实行。近些年来，全国工程教育认证标准已经成为各高校制定专业培养方案的导向标准。

2011年之前的标准 2011年之前的全国工程教育认证标准指出，电子科学与技术专业的本科生运用所掌握的理论知识和技能，从事信号与信息处理的新型电子、光电子和光子材料及其元器件，以及集成电路、集成电子系统和光电子系统，包括信息光电子技术和光子器件、微纳电子器件、微光机电系统、大规模集成电路和电子信息系统芯片的理论、应用及设计和制造等方面的科研、技术开发、教育和管理等工作。

可以看出，2011年之前的全国工程教育认证标准对于电子科学与技术专业的知识要求非常强调电学方面的基础知识，特别是集成电路和集成电子系统方面的知识，光学方面的知识只是作为辅助。

2012年之后的标准 2012年之后的全国工程教育认证标准指出，电子科学与技术专业包括电动力学、固体物理、微波与光导波技术、激光原理与技术等知识领域的核心内容。2012年之后的全国工程教育认证标准对于电子科学与技术专业的知识要求较以前有了大幅度的简化，同时也可以看出，电子科学与技术专业的标准更多地强调了光学方面的知识，而减少了电学方面的知识要求，对于集成电路方面的知识没有做具体要求，只是提出各高校可以根据自己的特长设置特色课程。这个标准似乎更适合光电子科学与技术这样的本科专业，当然目前国内并没有光电子科学与技术这样的本科专业，却有光信息科学与技术和光电信息科学与工程这样的本科专业，也就是说此要求跟光学专业的要求是比较接近且有所交叉重叠的。

2 国内高校本科专业课程设置

《电子科学与技术分教指委本科指导性专业规范》指出，电子科学与技术专业涵盖的学科范围广阔，以数学和近代物理为基础，研究电磁波、荷电粒子及中性粒子的产生、运动、变换及其不同媒质相互作用的现象、效应、机理和规律，并在此基础上研究制造电子、光电子各种材料及元器件，以及集成电路、集成电子系统和光电子系统，并研究开发相应的设计、制造技术。

清华大学的电子科学与技术本科专业课程设置与2012年之后的全国工程教育认证标准更为接近，在对电学方面的基础知识进行要求的同时更加强调了光学方面的基础知识，而复旦、同济、上海交大、浙江大学、东南大学等众多高校的电子科学与技术本科专业更多地强调了集成电路、集成电子系统方面的知识，多数都把集成电路方面的知识作为必修的考试科目专业知识。

3 学科知识体系的对应关系

《授予博士、硕士学位和培养研究生的学科、专业目录》中指出，工科类一级学科电子科学与技术，涵盖了物理电子学、电路与系统、微电子与固体电子学、电磁场与微波技术等4个二级学科。电子科学与技术本科专业应该涵盖一级学科所属各二级学科物理电子学、电路与系统、微电子与固体电子学、电磁场与微波技术等方面的基础知识，也就是说本科专业应该涵盖固体物理或半导体物理、半导体器件、集成电路、电磁场等方面的基础知识是比较合理的，这样既有利于本科学生将来在本学科领域的继续深造学习，也有利于适应社会需要而就业。

4 结束语

综上所述，集成电路设计这样的课程应该作为电子科学与技术专业核心课程进行设置，有条件的高校还可以分别设置模拟集成电路设计和数字集成电路设计这样的课程作为专业核心课程。这样既能满足本科指导性专业规范的要求，也能满足为后续硕士博士研究生阶段的继续深造打下基础，还能适应国家大力发展集成电路设计与制造产业的要求。这样就需要中国工程教育认证协会对全国工程教育认证的电子科学与技术专业标准做出修改，不再过多强调光学方面的基础知识，而是更多地要求集成电路与集成电子系统方面的知识，这样能引导国内各高校回归到加强电学方面的知识教育的道路上来。

在我国大力支持集成电路设计产业发展的大环境下，本文对于将集成电路设计设置为电子科学与技术专业核心课程，来完善电子科学与技术专业课程体系设置进行了探讨。本文探讨的内容希望能够为全国工程教育认证电子科学与技术专业标准的设定提供参考，也可以为兄弟院校相关专业的课程设置提供借鉴。

参考文献

[1]中国工程教育认证协会.工程教育专业认证标准（试行）[S].2011.

[2]中国工程教育认证协会.工程教育认证标准[S].2012.

篇4

【关键词】集成电路版图；教学方法；改革

集成电路版图设计是集成电路设计的最终结果，版图质量的优劣直接关系到整个芯片的性能和经济性，因此，如何培养学生学好集成电路版图设计技术，具备成为合格的版图设计工程师的基本潜质，是摆在微电子专业老师面前的一个普遍难题。如何破解这个难题，我们做了以下探索。

一、突出实践，理论配合

传统的《集成电路版图设计》课程采取理论教育优先，学生对于版图的基本理论和设计规则非常熟悉，但动手实践能力缺乏培养，往往在学生毕业后进入集成电路设计企业还需二次培训版图设计能力，造成了严重的人力资源浪费。这是由于没有清晰的认识《集成电路版图设计》课程的性质，造成对它的讲授还是采取传统教学方式：老师讲，学生听，偏重理论，缺乏实践，影响到学生在工作中面临实际设计电路能力的发挥。《集成电路版图设计》是一门承接系统、电路、工艺、EDA技术的综合性课程，如果按照传统方式授课，课程的综合性和实践性无法得到体现，违背了课程应有的自身规律，教学效果和实用意义不能满足工业界的要求。我们在重新思考课程的本质特点后，采取了实践先行，理论配合的教学方法，具体如下：集成电路版图是根据逻辑与电路功能和性能要求，以及工艺水平要求来设计光刻用的掩膜图形，实现芯片设计的最终输出。版图是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图使用不同的图案来表示。我们首先讲授版图设计工具EDA软件的使用，让学生掌握EDA软件的每一个主要功能，从图形的选择、材料的配置，让学生从感性角度认识实际的版图设计是如何开展的，每一个步骤是如何使用软件完成的，整体芯片版图设计的流程有哪些规定，学生此时设计的版图可能不是很精确和完美，但学生对于什么是版图和如何设计版图有了初步的感性认识，建立起版图设计的基本概念，对于后续的学习奠定了牢实的实践基础，此时再去讲授版图设计理论知识，学生更能理解深层的工艺知识和半导体理论，真正做到了知行合一，实践先行的教育理念，对学生能力的培养大有裨益。

二、注重细节，加强引导

传统方式讲授《集成电路版图设计》理论占大部分时间，学生知道二极管、晶体管、场效应管、电阻、电容等基本元器件的工作原理和构成要素，但是在版图设计中，这些元器件为什么要这样设计，其实内心中充满着疑惑和不解。针对学生的疑惑，我们从工艺细节入手来解决这个问题。作为集成电路版图设计者，首先要熟悉工艺条件和期间物理，才能确定晶体管的具体尺寸、连线的宽度、间距、各次掩膜套刻精度等。版图设计的规则也是由工艺来确定的，掌握了工艺也就掌握了版图设计的钥匙。我们将通用工艺文件的每一条规则向学生讲解，通用元器件的规则整理出它们的共性，最小宽度、长度、间距的尺寸提醒学生要记忆，不同芯片生产厂的工艺对比学习和研究，学生在这一系列规则的学习过程中，慢慢理解熟悉了工艺规则文件的组织构成及学习要点，能够举一反三的在不同工艺规则下，设计同一种元器件的版图，即使电路元器件的数量巨大，电路拓扑关系复杂，在老师耐心的讲解下，学生也能够依据工艺规则设计出符合要求的版图，这都是在理解了工艺规则细节的基础上完成的。所以，关注细节，加强引导，是提高学生学习效果的一个重要方法。

三、完善考核机制，争取比赛练兵

学生成绩的提高，合理完善的考核机制不可或缺。以往《集成电路版图设计》课程的考核主要是理论知识作业和课程报告，学生的学习效果和实际动手能力没有得到考核，造成不能全面评价学生的学习成绩。我们采取项目形式，全方位考核学生的学习效果。根据知识点，将通用模拟电路分成五大类，每个大类提取出经典的电路10种，使用主流芯片加工厂的生产工艺，由经验丰富的老师把它们的版图全部设计出来，作为库单元放在服务器中供学生参考。在学生充分理解库单元实例的基础上，将以往设计的一些实用电路布置给学生，要求在规定的时间内，设计出合格的版图，以此作为最终的考核结果。学生在学习课程期间，可以接触到不同工艺、不同结构的多种类电路，而且必须在规定的时间内设计出版图，这极大的促进了他们学习的积极性和时间观念。学生在设计版图的过程中，会遇到多种问题，他们会采取问老师答疑，和同学讨论的多种方式解决，不仅能督促他们平时上课认真听讲，而且对遇到的问题也能多角度思考，最重要的是他们亲自动手设计版图，将工艺、电路、器件综合考虑，在约定的时间内能力得到极大提高。老师根据学生上传至服务器中设计的不同项目版图打分，而且将每个项目的得分出具详细的报告，对学生的成绩进行点评。学生通过查阅报告，能够知道课程学习的缺点和得分项，为下一次提高设计成绩是一个很好的参考。除了日常学习设计版图项目，学生可以争取参加微电子专业的一些比赛，通过比赛体会一些具有挑战性的版图设计项目，来提高学生在实际场景下如何发挥设计能力和项目组织能力，为他们未来进入职场从事版图设计工作奠定坚实的专业能力和实际解决问题能力。

四、总结

《集成电路版图设计》课程是一门兼具理论基础和实践锻炼想结合的课程，对它的讲授不仅需要扎实的理论基础，还需合理的实践环节配合，才能取得良好的教学效果。

参考文献

[1]Christopher Saint/Judy Saint.集成电路版图基础-实用指南[M].北京:清华大学出版社,2006(10).

[2]蔡懿慈.超大规模集成电路设计导论[M].北京:清华大学出版社,2005(10.

[3]编委会.最新高等院校实验室建设与管理及教学指导手册[M].北京:中国教育出版社,2006(11).

基金项目：北方工业大学教育教学改革和课程建设基金。

篇5

――首钢NEC参观感受

2007年7月4日，今天早上九点我们微电子04级全体同学在首钢NEC门口集合，在姜老师和鞠老师的带领下跟随首钢NEC工作人员开始了我们的参观实习。虽然天气炎热，但是同学们秩序井然，而且大家参观的热情高涨，充满了兴奋与好奇。

在工作人员的陪同下，我们来到了首钢NEC的小礼堂，进行了简单的欢迎仪式后，由工作人员向我们讲解了集成电路半导体材料、半导体集成电路制造工艺、集成电路设计、集成电路技术与应用前景和首钢NEC有限公司概况，其中先后具体介绍了器件的发展史、集成电路的发展史、半导体行业的特点、工艺流程、设计流程，以及SGNEC的定位与相关生产规模等情况。

IC产业是基础产业，是其他高技术产业的基础，具有核心的作用，而且应用广泛，同时它也是高投入、高风险，高产出、规模化，具有战略性地位的高科技产业，越来越重视高度分工与共赢协作的精神。近些年来，IC产业遵从摩尔定律高速发展，越来越多的国家都在鼓励和扶持集成电路产业的发展，在这种背景下，首钢总公司和NEC电子株式会社于1991年12月31日合资兴建了首钢日电电子有限公司（SGNEC），从事大规模和超大规模集成电路的设计、开发、生产、销售的半导体企业，致力于半导体集成电路制造（包括完整的生产线――晶圆制造和IC封装）和销售的生产厂商，是首钢新技术产业的支柱产业。公司总投资580.5亿日元，注册资金207.5亿日元，首钢总公司和NEC电子株式会社分别拥有49.7％和50.3％的股份。目前，SGNEC的扩散生产线工艺技术水平是6英寸、0.35um，生产能力为月投135000片，组装线生产能力为年产8000万块集成电路，其主要产品有线性电路、遥控电路、微处理器、显示驱动电路、通用LIC等，广泛应用于计算机、程控和家电等相关领域，同时可接受客户的Foundry产品委托加工业务。公司以“协力·敬业·创新·领先，振兴中国集成电路产业”为宗旨，以一贯生产、服务客户为特色，是我国集成电路产业中生产体系最完整、技术水平最先进、生产规模最大的企业之一，也是我国半导体产业的标志性企业之一。

通过工作人员的详细讲解，我们一方面回顾了集成电路相关的基础理论知识，同时也对首钢日电的生产规模、企业文化有了一个全面而深入的了解和认识。随后我们在工作人员的陪同下第一次亲身参观了SGNEC的后序工艺生产车间，以往只是在上课期间通过视频观看了集成电路的生产过程，这次的实践参观使我们心中的兴奋溢于言表。

由于IC的集成度和性能的要求越来越高，生产工艺对生产环境的要求也越来越高，大规模和超大规模集成电路生产中的前后各道工序对生产环境要求更加苛刻，其温度、湿度、空气洁净度、气压、静电防护各种情况均有严格的控制。

为了减少尘土颗粒被带入车间，在正式踏入后序工艺生产车间前，我们都穿上了专门的鞋套胶袋。透过走道窗户首先映入眼帘的是干净的厂房和身着“兔子服”的工人，在密闭的工作间，大多数IC后序工艺的生产都是靠机械手完成，工作人员只是起到辅助操作和监控的作用。每间工作间门口都有严格的净化和除静电设施，防止把污染源带入生产线，以及静电对器件的瞬间击穿，保证产品的质量、性能，提高器件产品成品率。接着，我们看到了封装生产线，主要是树脂材料的封装。环氧树脂的包裹，一方面起到防尘、防潮、防光线直射的作用，另一方面使芯片抗机械碰撞能力增强，同时封装把内部引线引出到外部管脚，便于连接和应用。

在SGNEC后序工艺生产车间，给我印象最深的是一张引人注目的的海报“一目了然”，通过向工作人员的询问，我们才明白其中的奥秘：在集成电路版图的设计中，最忌讳的是“一目了然”版图的出现，一方面是为了保护自己产品的专利不被模仿和抄袭；另一方面，由于集成电路是高新技术产业，毫无意义的模仿和抄袭只会限制集成电路的发展，只有以创新的理念融入到研发的产品中，才能促进集成电路快速健康发展。

在整个参观过程中，我们都能看到整洁干净的车间、纤尘不染的设备、认真负责的工人，自始至终都能感受到企业的特色文化，细致严谨的工作气氛、一丝不苟的工作态度、科学认真的工作作风。不可否认，我们大家都应该向他们学习，用他们的工作的态度与作风于我们专业基础知识的学习中，使我们能够适应目前集成电路人才的需求。

这次参观，由于集成电路生产自身的限制，我们只能通过远距离的参观，不能进一步向技术工人请教和学习而感到遗憾，总的来说，这次活动十分圆满。

篇6

关键词：嵌入式系统 设计 单片系统(SOC) 硬件描述语言(HDL) IP内核

一、嵌入式系统设计方法变化的背景

嵌入式系统设计方法的演化总的来说是因为应用需求的牵引和IT技术的推动。

1.随着微电子技术的不断创新和发展，大规模集成电路的集成度和工艺水平不断提高。硅材料与人类智慧的结合，生产出大批量的低成本、高可靠性和高精度的微电子结构模块，推动了一个全新的技术领域和产业的发展。在此基础上发展起来的器件可编程思想和微处理（器）技术可以用软件来改变和实现硬件的功能。微处理器和各种可编程大规模集成专用电路、半定制器件的大量应用，开创了一个崭新的应用世界，以至广泛影响着并在逐步改变着人类的生产、生活和学习等社会活动。

2.计算机硬件平台性能的大幅度提高，使很多复杂算法和方便使用的界面得以实现，大大提高了工作效率，给复杂嵌入式系统辅助设计提供了物理基础。

3.高性能的EDA综合开发工具（平台）得到长足发展，而且其自动化和智能化程度不断提高，为复杂的嵌入式系统设计提供了不同用途和不同级别集编辑、布局、布线、编译、综合、模拟、测试、验证和器件编程等一体化的易于学习和方便使用的开发集成环境。

4.硬件描述语言HDL(Hardware Des cription Language)的发展为复杂电子系统设计提供了建立各种硬件模型的工作媒介。它的描述能力和抽象能力强，给硬件电路，特别是半定制大规模集成电路设计带来了重大的变革。目前，用得较多的有已成为IEEE为 STD1076标准的VHDL、IEEE STD 1364标准的Verilog HDL和Altera公司企业标准的AHDL等。

由于HDL的发展和标准化，世界上出现了一批利用HDL进行各种集成电路功能模块专业设计的公司。其任务是按常用或专用功能，用HDL来描述集成电路的功能和结构，并经过不同级别的验证形成不同级别的IP内核模块，供芯片设计人员装配或集成选用。

IP（Intellectual Property）内核模块是一种预先设计好的甚至已经过验证的具有某种确定功能的集成电路、器件或部件。它有几种不同形式。IP内核模块有行为（behavior）、结构（structure）和物理（physical）3级不同程度的设计，对应有主要描述功能行为的“软IP内核(soft IP core)”、完成结构描述的“固IP内核(firm IP core)”和基于物理描述并经过工艺验证的“硬IP内核(hard IP core)”3个层次。这相当于集成电路（器件或部件）的毛坯、半成品和成品的设计技术。

软IP内核通常是用某种HDL文本提交用户，它已经过行为级设计优化和功能验证，但其中不含有任何具体的物理信息。据此，用户可以综合出正确的门电路级网表，并可以进行后续结构设计，具有最大的灵活性，可以很容易地借助于EDA综合工具与其他外部逻辑电路结合成一体，根据各种不同的半导体工艺，设计成具有不同性能的器件。可以商品化的软IP内核一般电路结构总门数都在5000门以上。但是，如果后续设计不当，有可能导致整个结果失败。软IP内核又称作虚拟器件。

硬IP内核是基于某种半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件，是可以拿来就用的全套技术。

固IP内核的设计深度则是介于软IP内核和硬IP内核之间，除了完成硬IP内核所有的设计外，还完成了门电路级综合和时序仿真等设计环节。一般以门电路级网表形式提交用户使用。

TI，Philips和Atmel等厂商就是通过Intel授权，用其MCS51的IP内核模块结合自己的特长开发出有个性的与Intel MCS51兼容的单片机。

常用的IP内核模块有各种不同的CPU(32/64位CISC/RISC结构的CPU或8/16位微控制器/单片机，如8051等)、32/64位DSP（如320C30）、DRAM、SRAM、EEPROM、Flashmemory、A/D、D/A、MPEG/JPEG、USB、PCI、标准接口、网络单元、编译器、编码/解码器和模拟器件模块等。丰富的IP内核模块库为快速地设计专用集成电路和单片系统以及尽快占领市场提供了基本保证。

5.软件技术的进步，特别是嵌入式实时操作系统EOS(Embedded Operation System）的推出，为开发复杂嵌入式系统应用软件提供了底层支持和高效率开发平台。EOS是一种功能强大、应用广泛的实时多任务系统软件。它一般都具有操作系统所具有的各种系统资源管理功能，用户可以通过应用程序接口API调用函数形式来实现各种资源管理。用户程序可以在EOS的基础上开发并运行。它与通用系统机中的OS相比，主要有系统内核短小精悍、开销小、实时性强和可靠性高等特点。完善的EOS还提供各种设备的驱动程序。为了适应网络应用和Internet应用。还可以提供TCP/IP协议支持。目前流行的EOS有3Com公司的Palm OS、Microsoft公司的Windows CE和Windows NT Embedded4.0、日本东京大学的Tron和各种开放源代码的嵌入式Linux以及国内开发成功的凯思集团的Hopen OS和浙江大学的HBOS。

转贴于 二、嵌入式系统设计方法的变化

过去擅长于软件设计的编程人员一般对硬件电路设计“敬而远之”，硬件设计和软件设计被认为是性质完全不同的技术。

随着电子信息技术的发展，电子工程出身的设计人员，往往还逐步涉足软件编程。其主要形式是通过微控制器（国内习惯称作单片机）的应用，学会相应的汇编语言编程。在设计规模更大的集散控制系统时，必然要用到已普及的PC机，以其为上端机，从而进一步学习使用Quick BASIC，C，C++，VC和VB等高级语言编程作系统程序，设计系统界面，通过与单片机控制的前端机进行多机通信构成集中分布控制系统。

软件编程出身的设计人员则很少有兴趣去学习应用电路设计。但是，随着计算机技术的飞速发展，特别是硬件描述语言HDL的发明，系统硬件设计方法发生了变化，数字系统的硬件组成及其行为完全可以用HDL来描述和仿真。在这种情况下，设计硬件电路不再是硬件设计工程师的专利，擅长软件编程的设计人员可以借助于HDL工具来描述硬件电路的行为、功能、结构、数据流、信号连接关系和定时关系，设计出满足各种要求的硬件系统。

EDA工具允许有两种设计输入工具，分别适应硬件电路设计人员和软件编程人员两种不同背景的需要。让具有硬件背景的设计人员用已习惯的原理图输入方式，而让具有软件背景的设计人员用硬件描述语言输入方式。由于用HDL描述进行输入，因而与系统行为描述更接近，且更便于综合、时域传递和修改，还能建立独立于工艺的设计文件，所以，擅长软件编程的人一旦掌握了HDL和一些必要的硬件知识，往往可以比习惯于传统设计的工程师设计出更好的硬件电路和系统。所以，习惯于传统设计的工程师应该学会用HDL来描述和编程。

三、嵌入式系统设计的3个层次

嵌入式系统设计有3个不同层次。

1.第1层次：以PCB CAD软件和ICE为主要工具的设计方法。

这是过去直至现在我国单片机应用系统设计人员一直沿用的方法，其步骤是先抽象后具体。

抽象设计主要是根据嵌入式应用系统要实现的功能要求，对系统功能细化，分成若干功能模块，画出系统功能框图，再对功能模块进行硬件和软件功能实现的分配。

具体设计包括硬件设计和软件设计。硬件设计主要是根据性能参数要求对各功能模块所需要使用的元器件进行选择和组合，其选择的基本原则就是市场上可以购买到的性价比最高的通用元器件。必要时，须分别对各个没有把握的部分进行搭试、功能检验和性能测试，从模块到系统找到相对优化的方案，画出电路原理图。硬件设计的关键一步就是利用印制板(PCB)计算机辅助设计(CAD)软件对系统的元器件进行布局和布线，接着是印制板加工、装配和硬件调试。

工作量最大的部分是软件设计。软件设计贯穿整个系统的设计过程，主要包括任务分析、资源分配、模块划分、流程设计和细化、编码调试等。软件设计的工作量主要集中在程序调试，所以软件调试工具就是关键。最常用和最有效的工具是在线仿真器(ICE)。

2.第2层次：以EDA工具软件和EOS为开发平台的设计方法。

随着微电子工艺技术的发展，各种通用的可编程半定制逻辑器件应运而生。在硬件设计时，设计师可以利用这些半定制器件，逐步把原先要通过印制板线路互连的若干标准逻辑器件自制成专用集成电路(ASIC)使用，这样，就把印制板布局和布线的复杂性转换成半定制器件内配置的复杂性。然而，半定制器件的设计并不需要设计人员有半导体工艺和片内集成电路布局和布线的知识和经验。随着半定制器件的规模越来越大，可集成的器件越来越多，使印制板上互连器件的线路、装配和调试费用越来越少，不仅大大减少了印制板的面积和接插件的数量，降低了系统综合成本，增加了可编程应用的灵活性，更重要的是降低了系统功耗，提高了系统工作速度，大大提高了系统的可靠性和安全性。

这样，硬件设计人员从过去选择和使用标准通用集成电路器件，逐步转向自己设计和制作部分专用的集成电路器件，而这些技术是由各种EDA工具软件提供支持的。

半定制逻辑器件经历了可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL、复杂可编程逻辑器件CPLD和现场可编程门阵列FPGA的发展过程。其趋势是集成度和速度不断提高，功能不断增强，结构趋于更合理，使用变得更灵活和方便。

设计人员可以利用各种EDA工具和标准的CPLD和FPGA等，设计和自制用户专用的大规模集成电路。然后再通过自下而上的设计方法，把用半定制器件设计自制的集成电路、可编程外围器件、所选择的ASIC与嵌入式微处理器或微控制器在印制板上布局、布线构成系统。

3.第3层次：以IP内核库为设计基础，用软硬件协同设计技术的设计方法。

20世纪90年代后，进一步开始了从“集成电路”级设计不断转向“集成系统”级设计。目前已进入单片系统SOC（System on a chip）设计阶段，并开始进入实用阶段。这种设计方法不是把系统所需要用到的所有集成电路简单地二次集成到1个芯片上，如果这样实现单片系统，是不可能达到单片系统所要求的高密度、高速度、高性能、小体积、低电压、低功耗等指标的，特别是低功耗要求。单片系统设计要从整个系统性能要求出发，把微处理器、模型算法、芯片结构、外围器件各层次电路直至器件的设计紧密结合起来，并通过建立在全新理念上的系统软件和硬件的协同设计，在单个芯片上完成整个系统的功能。有时也可能把系统做在几个芯片上。因为，实际上并不是所有的系统都能在一个芯片上实现的；还可能因为实现某种单片系统的工艺成本太高，以至于失去商业价值。目前，进入实用的单片系统还属简单的单片系统，如智能IC卡等。但几个著名的半导体厂商正在紧锣密鼓地研制和开发像单片PC这样的复杂单片系统。

单片系统的设计如果从零开始，这既不现实也无必要。因为除了设计不成熟、未经过时间考验，其系统性能和质量得不到保证外，还会因为设计周期太长而失去商业价值。

为了加快单片系统设计周期和提高系统的可靠性，目前最有效的一个途径就是通过授权，使用成熟优化的IP内核模块来进行设计集成和二次开发，利用胶粘逻辑技术GLT（Glue Logic Technology），把这些IP内核模块嵌入到SOC中。IP内核模块是单片系统设计的基础，究竟购买哪一级IP内核模块，要根据现有基础、时间、资金和其他条件权衡确定。购买硬IP内核模块风险最小，但付出最大，这是必然的。但总的来说，通过购买IP内核模块不仅可以降低开发风险，还能节省开发费用，因为一般购买IP内核模块的费用要低于自己单独设计和验证的费用。当然，并不是所需要的IP内核模块都可以从市场上买得到。为了垄断市场，有一些公司开发出来的关键IP内核模块（至少暂时）是不愿意授权转让使用的。像这样的IP内核模块就不得不自己组织力量来开发。

这3个层次各有各的应用范围。从应用开发角度看，在相当长的一段时间内，都是采用前2种方法。第3层次设计方法对一般具体应用人员来说，只能用来设计简单的单片系统。而复杂的单片系统则是某些大的半导体厂商才能设计和实现的，并且用这种方法实现的单片系统，只可能是那些广泛使用、具有一定规模的应用系统才值得投入研制。还有些应用系统，因为技术问题或商业价值问题并不适宜用单片实现。当它们以商品形式推出相应单片系统后，应用人员只要会选用即可。所以，3个层次的设计方法会并存，并不会简单地用后者取代前者。 初级应用设计人员会以第1种方法为主；富有经验的设计人员会以第2种方法为主；很专业的设计人员会用第3种方法进行简单单片系统的设计和应用。但所有的设计人员都可以应用半导体大厂商推出的用第3种方法设计的专用单片系统。

结束语

篇7

关键词：数字集成电路；设计；核心工艺

随着微电子技术的发展，数字集成电路获得了越来越广泛的应用。深入了解数字集成电路特性，正确分析数字集成电路在实验中出现的种种异常现象，对于提高数字电子技术使用效果、加深使用者对数字电路理论的理解有着十分重要的作用。而实现上述目的的最关键部分在于对数字集成电路的设计相关内容有着较为清晰的理解，本文正是在这种背景下，探讨了数字集成电路的不同设计方法以及所采用的核心工艺，以求为理论界与实践界更好的认识数字集成电路提供必要的借鉴与参考。

一、数字集成电路理论概述

数的表达是多种多样的，如二进位、八进制、十进位、十六进位等。电脑中数字处理是二进位，所以一切资料都要先转化为“0”和“1”的组合。在教学中要对学生强调这里的“0”和“1”不是传统数学中的数字，而是两种对立的状态的表达。数字集成电路是传输“0”和“1”（开和关）两种状态的门电路，可把来自一个输入端的信息分配给几个输出端，或把几个输入端传来的信息加以处理再传送出去，这个过程叫做逻辑运算处理，所以又叫逻辑集成电路。在数字集成电路中电晶体大多是工作在特性曲线的饱和状态和截止状态（逻辑的“0”和“1”）。数字集成电路又包括着如下三种电路：门电路，是作为不包含时间顺序的组合电路；触发器电路，其能存储任意的时间和信息，故在构成包含时间关系的顺序电路时必不可少，这种电路叫做时序逻辑电路，例如寄存器、管理器等。触发器电路是基本时序单元电路；半导体记忆体电路，它可以存取二进位数字字信息，记忆体的作用是用来记住电子电脑运算过程中所需要的一切原始资料、运算的指令程式以及中间的结果，根据机器运算的需要还能快速地提供出所需的资料和资料。在上课时，发现学生易将组合逻辑电路、时序逻辑电路混淆，所以教学中要反复强调两者的的特点，进行对比，使学生能正确区分两种电路。

二、数字集成电路的设计

第一，MOS场效应电晶体的设计。常用的是N沟MOS管，它是由两个相距很近、浓度很高的N十P结引线后做成的，分别叫做源极“S”和漏极“D”。在源极“S”和漏极“D”之间的矽片表面生长一薄层二氧化矽（SiO2），在SiO2上复盖生长一层金属铝叫栅极“G”（实际上“G”极是个MOS二极体）。NMOS集成电路是用得很多的一个品种。要注意一点是多晶矽栅代替了铝栅，可以达到自对淮（近乎垂直）掺杂，在栅下面的源、漏掺杂区具有极小横向的掺杂效应，使源、栅漏交迭电容最小，可以提高电路的速度。

第二，CMOS集成电路互补场效应电晶体的设计。CMO是指在同一矽片上使用了P沟道和N沟道两种MOS电路。这种反相器有其独特之处，不论在哪种逻辑状态，在VDD和地之间串联的两个管子中，总有一个处干非导通状态，所以稳态时的漏电流很小。只在开关过程中两个管子都处于导通状态时，才有显着的电流流过这个反相器电路。因此，平均功耗很小，在毫微瓦数量级，这种电路叫做CMOS电路。含有CMOS电路的集成电路就叫做CMOS集成电路，它是VLSI设计中广泛使用的基本单元。它占地面积很小、功耗又小，正是符合大规模集成电路的要求，因为当晶片的元件数增加时功耗成为主要的限制因素。CMOS集成电路成为低功耗、大规模中的一颗明星，它是VLSI设计中广泛使用的基本单元，但它的设计和工艺难度也相应地提高了许多。CMOS集成电路在P型衬底上先形式一个以待形成PMOS管用的N型区域叫做“N井”，在“N井”内制造PMOSFET的过程与前述的NMOS管相同，所以制造CMOS集成电路的工序基本上是制造NMOS集成电路的两倍。另外还要解决麻烦的门锁效应（Latch-up）。但它仍是高位数、高集成度、低功耗微处理器等晶片的首选方案。

第三，二极体的设计。集成电路中的二极体均由三极管的eb结或cb结构成，前者的正向压降低，几乎没有寄生效应，开关时间短；后者常在需要高击穿电压的场合中使用，技术上又不必单独制做，只是在晶体管制成后布线时按电路功能要求短路某二个电极，从留用的P-N二边引线出去和电路连接。课堂教学中，对二、三极管的特性及工作原理要做详细的复习，以便学生理解。

第四，电阻设计。集成电路中的电阻是在制造电晶体基区层的同时，向外延层中进行扩散制成。阻值取决于杂质浓度、基区的宽度和长度及扩散深度。当需要更大电容阻值时，采用沟道电阻；在需要更小电容阻值时，则采用发射区扩散时形成的N十区电阻。

这里电阻与学生之前学习的电阻进行比较，利于学生理解。

第五，电容设计。集成电路中的电容器有两种，一种是P-N结电容，它是利用三极管eb结在反向偏压下的结电容，电容量不是常数，它的大小与所加偏压有关，且有极性；另一种是MOS电容，电容值是固定，与偏压无关。一般用重掺的区域作为一个板极，中间的氧化物层作为介质层，氧化物层的顶层金属作为另一个板极。但是，集成电路设计中应尽量避免使用电容，数字电路一般都采用没有电容的电路。

三、数字集成电路的核心工艺

首先是薄圆晶片的制备技术。分别在半导体专用切片机、磨片机、拋光机上加工出厚度约为400um、表面光亮如镜、没有伤痕、没有缺陷的晶片。

其次是外延工艺技术。为了提高电晶体集电结的击穿电压，要求高电阻率材料。但为了提高电晶体工作速度，要求低电阻率材料，为此在低阻的衬底材料上外延生长一层高阻的单晶层，这叫做外延技术。

第三是隔离工艺技术。因为数字集成电路中各组件是做在同一半导体衬底片，各组件所处的电位也不同，要使做有源元件的小区域（电晶体）彼此相隔离开，这种实现彼此隔离的技术叫做隔离技术。正是由于它的出现，使分立元件发展到数字集成电路成为可能。现在常用的有介质隔离（将SiO2生长在需要隔离的部位）和P-N 结隔离两种方法。P-N结隔离是在隔离部位形成两个背对背的P-N结；外延结构P-N结隔离是在P 型衬底表面的n型外延层上进行氧化、光刻、扩散等工艺，并将硼杂质扩散到特定部分，直到扩穿外延层和P 型衬底相接。外加反向电压使外延n型层成为一个个相互隔离的小岛，然后再在这个n型外延小岛区域上分别制造电晶体或其他元件。

最后是氧化工艺技术。半导体器件性能与半导体表面有很大关系，所以必须对器件表面采用有效保护措施。二氧化矽被选作为保护钝化层，一来它易于选择腐蚀掉；二来可以在扩散之后在同炉内马上通氧进行氧化；三来可以作为选择掺杂的掩蔽物；再来它常被用来作导电层之间的绝缘层。当然用作钝化的介质还有氮化矽薄膜，这里不多介绍。各种薄膜不仅要执行其本身的预定功能，也要和后续的全部工艺相相容。即钝化薄膜要能承受所要求的化学处理及加热处理，而其结构还保持稳定。从上面工艺流程可以看到，每一步光刻之前都有氧化工序，图形加工只能在氧化层上进行。

设计是一项难度较大的工作，在设计中要考虑许多细节的东西，实践与理论之间有一定的差距，对于我们技术学校的学生而言，可以让他们做一些简单的设计，自己动手搭建电路并做测试，在做中发现问题，解决问题，从而加深对知识的理解。

（作者单位：福建省第二高级技工学校）

参考文献：

[1]桑红石，张志，袁雅婧，陈鹏.数字集成电路物理设计阶段的低功耗技术[J].微电子学与计算机，2011年第4期.

篇8

【关键词】数字钟；振荡器；分频器；CD4060；LM8560

引言

数字钟是用数字电路技术实现时、分、秒计时的装置，以显示直观、精确、制作方便而受到电子爱好者们的青睐。数字钟电路系统由振荡器、分频器、时分秒计数器、LED显示电路和定时报警电路部分组成，其设计与制作，有利于加强学生运用数字集成电路进行设计电路的能力，提高学生分析解决问题的能力。

1.基本组成及工作原理

该数字钟主要由CD4060对晶振产生30720Hz的频率进行分频，为大规模集成电路LM8560提供60Hz的基准时钟源。电源由220V市电经变压、整流、滤波后获得，其电路框图如图1所示。

2.功能模块设计

2.1 振荡器和分频器

振荡器用来产生时间的基准信号，是数字钟的核心，它的准确度直接关系到电子钟的精度，因而一般选用石英晶体构成振荡器电路作为时基信号源，经过分频可得到一时间脉冲信号，从而保证了走时的精度。本电路使用了30720Hz晶体振荡器，送到CD4060的9脚和11脚进行分频，从CD4060的13（Q9）引脚输出，其输出振荡频率为：fQ9=f/29=30720/512=60Hz，送到LM8560的25脚作为输入时间计数器的时基频率，其电路如图2所示。

另外，由于CD4060内含振荡器和一个14位的二进制异步计数器，所以其振荡器的结构也可以是RC电路，其振荡器的振荡频率公式为：f=1/(2.2RC)，通过调整电路中R和C的参数也可得到30720Hz的振荡频率。计数器位均为主从触发器，在CP1(和CP0)的下降沿计数器以二进制进行计数，当清零信号CR（12引脚）为高电平时，计数器全部置零且振荡器使用无效，当CR为低电平时，允许计数并对振荡器解除封锁。同时，在其内部还设有施密特整形电路。

在制作过程中我们选用了频率为30720HZ的晶体振荡器，产生信号送到CD4060进行分频处理，CD4060的工作电压通常为4.5V

-18V，如上图2电路所示，电阻R2为1MΩ，电容C2使用20pF的瓷介电容。这样，晶体振荡器产生的信号经过CD4060经9分频后从13（Q9）脚输出60Hz的信号送到LM8560的25脚。

2.2 LM8560数字钟集成电路

LM 8560是一种大规模50或60Hz的时基24小时专用数字钟集成电路，内含分频器、校时器、12进制计数器、六十进制计数器、译码器、显示驱动器等，可与双阴极显示屏组合制成数字钟钟控电路，其引脚功能如图3所示。LM8560共有28引脚，1-14引脚是显示笔划输出，与4位显示屏LED FTTL-655SB的5-30引脚依次相连接，15脚为正电源输入端，20脚接地，27脚为内部振荡器RC输入端，16脚为报警输出端，经VT1（8050）连接到蜂鸣器进行报警输出，其电路如图4所示。

如图5所示，LM8560是28引脚双列直插封装形式，CD4060是16引脚，也为双列直插封装，为了焊接与调试的方便，在制作中，通常只需将管座焊接在PCB上，而将集成电路安装在相应的管座上即可。

2.3 电源电路

该数字钟电源电路可以用交流经过整流滤波后转换为直流供电，也可以直接用电池来供电。如图6数字钟电路的整体电原理图所示，其电源部分电路由220V交流电经变压器T1降压，再经VD6、VD7、VD8、VD9组成的桥式整流电路整流，形成脉动的直流，经电解电容C3、C4滤波给LED显示屏和主电路供电。如果在交流供电不方便的情况下，还可以用四节1.5V的电池串联为6V的直流电通过VD5给整个电路供电。

此外，在T1变压器的输入端接入一个三相插座，用于定时输出，可以对大功率电器进行定时。

3.组装与调试

数字钟时间的显示由LED FTTL-655G显示屏来显示，由图6可以分析出，晶振(30720Hz)通过CD4060的分频为LM8560提供了60Hz的基准频率，并通过两个三极管VT2（9012）、VT3(9013)来实现对双阴极显示屏的两阴极(26、29脚)的控制，驱动显示屏冒号闪烁。

在安装过程中，最容易出错的部分是显示屏与LM8560引脚的连接顺序，如果顺序有误则显示出的时间不正确，应用排线准确将LM8560的笔划输出焊接到显示屏给出的焊盘上，如图7排线连接所示。若装配无误，通电显示的时间如图8所示为“12:00”。在屏幕上有定时控制开关，调时控制开关，以及闹铃（报警）开关等，操作方便，简单易用，例如，按下“调时键”的同时，再按下“小时键”，可以调整具体的小时显示；按下“调时键”的同时，再按下“分钟键”，可以调整具体的分钟显示，如图9所示，把时间校对为“5:10”。同理，按下“定时键”的同时，再按下“小时键”和“分钟键”可以调整定时输出或闹铃报警的时间。

4.结束语

数字钟是一种采用数字电路实现对时、分、秒数字显示的计时装置，其电路是一种对标准频率进行计数的电路。该制作主要运用CD4060分频器对晶体振荡器的频率进行分频处理和LM8560数字钟集成电路对笔划显示进行输出，送到四位LED显示屏进行显示时间。同时，该数字钟电路除了可实现计时功能还具有报警和定时控制交流电源开启的扩展功能。

参考文献

[1]戴树鸿.数字钟电路的制作[J].家电检修技术,

2005(01):64.

[2]潘荣辉.数字电路CD4060的应用[J].电子制作,2007(07):43-57.

[3]刘常澍.数字逻辑电路[M].国防工业出版社,

2002:196-198.

[4]李可.数字钟电路及应用[M].北京:电子工业出版社,1996.

[5]沈小丽.数字钟集成电路应用及其功能扩展[J].中国计量学院学报,2001(12):62-65.

[6]方明安.实验石英数字钟[J],电子制作,2000(04):

12-13.

[7]数码显示电子钟[EB/OL].2010-04-03..

篇9

关键词:时序优化;时钟树综合;时钟偏斜;同步设计

中图分类号:TN402文献标识码:A

Abstract: The key of digital integrated circuit design is to meet the timing constraints. Clock tree synthesis is the essential element on timing optimization in the back-end chip design, especially for complex high-speed ultra-large-scale integrated circuit design. It will have a direct impact on the final tapeout, and the clock skew is an important factor in the impact of clock . This paper proposes a new method to get frequency clock in the front-end, and uses Astro tool of the Synopsys to manually synthesis clock tree and optimize timing in the back-end, based on SMIC 0.18um digital TV transmitter modulator chip. The result shows that we can decrease the chip area, and meet the timing requirement at the same time.

Key words:Timing optimization;Clock tree synthesis;Clock skewSnchronous design

1引言

在大规模集成电路中,时钟信号往往是整个芯片中扇出时间最大、通过距离最长、以最高速度运行的信号[1]。随着集成电路的工艺几何尺寸不断缩小,时钟信号线路上的互连线延迟以及之间的耦合电容成为影响时序收敛的主要因素。不同的寄存器距离时钟信号源远近距离不同,造成信号到达的时间不一样,我们称之为时钟偏移。而一个时钟信号源往往要驱动数万个寄存器,不能满足芯片的驱动要求。时钟树综合可以解决此类问题,一方面平衡时钟偏差,一方面插入缓冲器增加驱动力。

满足国标GB20600-2006要求的全模式地面数字电视多媒体广播基带调制芯片,含有180多万个标准单元门电路,45个大型存储器宏模块,201个输入输出pad,其中包括一个集成模拟PLL。该芯片含四个同步时钟信号,存在大量的宏模块,增加了时序路径的复杂性,基于面积和功耗优化的考虑,对时序优化提出了更高的要求。为了满足时序要求,优化设计方案,本文在前端设计中提出一种新的获得分频同步时钟的方法,在后端设计中采用分区布局时序要求严格的时钟,手动优化时钟树等方法,在满足时序设计要求的同时减小了芯片面积。

2优化时序原理

时序电路要求数据在时钟采样时刻保持稳定,但由于时钟存在抖动,所以数据信号需要在时钟有效沿到来之前的一段时间内保持稳定。这段时间称为建立时间(setup time),即数据对时钟的准备时间。同样,在时钟翻转之前,数据也必须在一段时间内保持稳定才能被寄存器成功采样。这段时间称为保持时间(hold time),即数据对时钟的保持时间[2]。其原理如图1所示。时序优化是指,考虑到器件内部延时,时钟的不稳定和偏斜,以及电容电阻等因素,采取优化设计方案,优化布局,综合和优化时钟树等方式,满足用户设计的建立时间以及保持时间的时序约束。

时钟偏移是指时钟分布系统中到达各个时钟末端,即终端寄存器的时钟输入端的时间不一样,这是不可避免的。而过大的时钟偏移会引起电路时序混乱,导致功能错误,因此在高速ASIC设计中,时钟偏移受到设计者的重视。时钟树综合与优化,即是将缓冲器和反相器插入到各个与时钟源相连的终端寄存器,并对寄存器间的时钟偏移进行平衡。

前端设计时钟的方法对时序有很大影响,故采取优化时钟同步,减少时钟偏斜的设计方法,可实现优化时序的同时减少芯片面积。后端设计中,Astro通过分析时钟网络来保证合理的时钟偏移。通过调整参数和插入的器件型号等来保证满足时序要求,提高电路同步性能。图3为本文中设计实例――数字电视发端调制器芯片的主时钟的时钟树。本时钟树中主要有四个同步信号,即输入时钟clk_60V48和经过二、四、八分频得到的clk_30V24,clk_15V12,clk_7V56时钟。在时钟树各个级别插入缓冲器或反相器来减小时钟偏移,可以达到优化时序的效果。

3优化时序过程

为提高超大规模数字集成电路中的同步性能,一方面在前端设计电路时,采取优化的同步时钟分频技术,尽量减少同步时钟的偏斜;另一方面,利用工具通过分析时钟网络进行时钟树综合来减少时钟偏斜。Synopsys公司的Astro软件,是用来实现ASIC后端设计的流行工具。它可以计算时延、分析时序、布局布线等,结合前端的约束文件,前后端相互协作,实现最终的芯片流片。通过分析时钟线路延时,插入缓冲器和反相器,尽量减少时钟偏移,实现时钟信号同步。在设计电路之初和时钟树综合之前,仔细分析电路,优化时钟结构,将有利于减少芯片面积和缩短版图设计时间。

3.1 前端设计优化时序

在一般的同步分频时钟分频技术中,分频时钟处于时钟树的不同级,使得时钟偏斜增大,延时增加。本芯片前端设计中采用锁存器,利用主时钟信号对分频信号锁存,得到的分频信号经过选择器才成为最终的分频时钟。这样可将各分频时钟针对主频时钟信号传递延时平均,减少同步信号的时钟偏斜,优化时序。同时测试使能信号使选择输出主时钟或分频时钟。

3.2 后端设计优化时序

3.2.1布局时优化时序

1) 整体布局

在深亚微米集成电路设计中,布局要基于时序,对每条路径作时序分析, 以减少因不满足时序要求而进行的迭代次数[5]。为了减少互连线的RC延时和布线电容,以满足时序的要求,缩短设计时间,将单元cell和宏模块(RAMs,ROMs,sub-blocks)安排在合适的位置达到上述目的,这就是布局。放置宏模块比较重要,要考虑其引脚位置、方向、数量和相互之间的联系,一般将cell放置在中间,将macro等分布在四周。布局时要在减少面积的同时,尽量减少布线的阻塞。设计电源线时,需要满足电迁移特性,并考虑到电源和地线网络上的电压降。为了实现时序和面积的优化,需要将布局后实际的版图信息返标到综合工具DC中,通过读取接近实际情况的布局信息,优化电路的延时,综合出更好的设计结果。要尽可能兼顾到电路的拥塞情况,让电路结构和布局在时序和拥塞两方面都能得到满足,从而达到最优。而对标准子单元的合理布局有助于面积最小化及减少布线的拥塞,提高整个设计的质量。

2)详细布局时分步布置时钟单元

针对某些对时序要求比较高的时钟,将其布置在一块选择的区域,提高后边时钟树综合优化的可能性,这样能够减小时钟偏移。比如该芯片中,把主时钟clk_60V48生成的时钟clk_30V24,clk_15V12,clk7V56,即将clkgen生成模块的相关寄存器单元布置在一小片指定区域内。

a. 从网表中或者在Designplan下的axgHierPlan了解到相关单元的名字。

b. aprCmdCreateHierGroup选择需要合到一组的寄存器或者缓冲器单元,命名为clkgen。

c. axgCreateRegion命令创建组clkgen中单元分布的区域,确定好区域面积利用率,以及长宽比。

d. 在布线时设置相关的选项,使得时序要求比较严格的路径上的时钟单元,布置位置临近,便于满足最后整个芯片的时序要求。

3.2.2 时钟树综合与优化时序

1) 自定义优化时钟树

本实例中的时钟信号Clk_6M,Clk_mpeg,we2,we1,Clk_30V24_Out,Clk_7V56_Out,时序比较宽限,所以不需要优化,可以节约优化的时间,减少优化的复杂度。在时序约束文件中写明定义即可。在整体布局和详细布局之后,读入CTS的时序约束文件。时钟优化过程中,选择相关的驱动能力不同的缓冲器和反相器,插入单元顺序为“CLKBUFX16 CLKBUFX8 CLKBUFX4 CLKBUFX2 CLKINVX16 CLKINVX8 CLKINVX4 CLKINVX2”,这样的规定决定了先从大的缓存器和反相器开始插入,在不够的时候再逐渐插入小的器件到时钟树中。

2) 调整插入器件尺寸

astCTO用在CTS之后,将时钟树综合和优化,进一步减小时钟偏移。调整缓冲器或者反相器的尺寸和驱动能力,同时调整它们的位置来调整时钟偏移和插入延时,减少因为时序优化和增量放置引起的时序问题。其中Buffer/gate sizing用于调整buffer或inverter的尺寸及驱动能力。Buffer/gate relocation调整buffer或inverter的位置来调整时钟偏移和插入延时。

3)postCTS Optimizaiton和Postplacement Optim- ization优化时序

时钟树综合后,要修复用户设计的时序违规。查看此时的时序报告,如果仍有建立或保持时间时序违规,可使用PostPlace Optimization(astPostPS)或者postCTS Optimizaiton多次进行优化。

利用astPostPS命令进行优化时,可以根据需求,选择其中一些独立的命令针对建立时间、保持时间、时钟转换时间和电容等单独进行优化。astPostPS 用于优化布局后的时序设计,Postplace优化布局时,根据设计中所有布局信息和变化,调整基本单元的尺寸,除去多余的单元,插入缓冲器和反相器等技术来完成设计的Postplace优化,改善时钟的偏斜,来优化时序。

4优化时序结果

手动优化布局比一般自动布局的时钟偏斜结果要优,时钟偏斜更小。新的优化方式使得在满足时序的条件下,芯片面积可以更小。结果如下表所示。优化时钟树后最终的时序结果:建立时间余量为0.258 ns,保持时间余量为-0.079 ns,可以在布线后优化为正。

5结论

随着集成电路工艺几何尺寸的不断缩小,芯片面积的不断减小,对于时序的要求越来越高,时钟树优化显得尤为重要,本文以数字电视发端调制器芯片为例,提出了新的同步分频时钟设计方法,介绍了为优化时序采用的布局技巧,以及手动优化时钟树,减少时钟偏斜等方法。从结果可以看出,合理设计和布置时钟树结构,不仅可以优化时序,还可以减少大量的布线资源,减少芯片面积。

参考文献

[1] 千路,林平分. ASIC后端设计中的时钟偏移以及时钟树综合[A]

[2] 张晓林. 数字电视设计原理[M]. 北京:高等教育出版社, 2008. 359-368

[3] SYNOPSYS. Astro Workshop Student Guide[S].V-2005.06

[4] 王芊莉.数字电视机顶盒芯片数字后端设计[D].北京工业大学,2006

[5] 何小虎,胡庆生,肖洁.深亚微米下ASIC后端设计和实例.中国集成电路[J], 2006,第87期:37-42

篇10

 

1微电子技术的发展历史和现状

 

微电子技术是19世纪末,20世纪初开始发展起来的新兴技术，它在20世纪迅速发展,成为近代科技的一门重要学科。其发展史实际就是集成电路的发展史。

 

衡量微电子技术发展的重要标志是大规模集成电路的集成度，至今为止微电子技术的发展基本上都在遵循着“摩尔定律”即单个芯片上的器件数每18个月增长1倍，DRAM储存量3年提高到原来的4倍，其发展历程如下。1947年底，美国贝尔实验室研制成了世界上第一个晶体管，微电子技术开始萌芽。体积微小的晶体管使集成电路的出现有了可能。之后，美国得克萨斯仪器公司的基比尔于1958年制成了第一个集成电路的模型，1959年德州仪器公司宣布发明集成电路。同年，美国著名的仙童子公司将一整套制造微型晶体管的“平面工艺”移到集成电路的制作中，很快集成电路由实验室实验阶段转到工业生产阶段。1962年MOS场效应管试制成功，1964年成功制出PMOS集成电路。与分立元件电路相比，集成电路的体积大大减小，同时功耗低，可靠性好，工艺简单，更适合于大量生产。

 

至今集成电路的集成度已提高了500万倍左右，特征尺寸缩小了近200倍，单个器件成本下降了约100万倍，单片集成度达到数亿个晶体管。

 

2微电子技术的应用

 

微电子技术的应用非常广泛，可以说微电子无处不在。美国每年由计算机完成的工作量超过4000亿人的手工工作量;日本每个家庭平均拥有100个芯片;无论是日常生活的电视机,洗衣机，手机，计算机,银行储蓄卡和信用卡，小区智能卡，电子手表，玩具等家用消耗品，还是大到传统工业的汽车工业、印刷工业和国防工业的导弹、卫星、火箭等都离不开这小小的芯片，可以说应用及其广泛。微电子技术渗透到了人们生活的各个领域,在人们的生产生活中发挥着极其重要的作用，已经和社会建立了一种相互依存的某种关系。

 

集成电路被广泛应用于社会的各个行业。微电子技术对各种传统产业具有强有力的带动作用，几乎所有的传统产业与微电子技术结合，利用芯片更新技术，都可给传统产业注入活力。例如，像汽车的电子化使传统的汽车工业渗透进了微电子技术，采用微电子技术的电子引擎监控系统、汽车安全防盗系统、出租车的计价器等已得到广泛应用，现代汽车上有时甚至要有十几个到几十个微处理器1。又如，印刷工业采用了微电子技术排版不再采用铅字，文字的增添、删除、编排，字体的选取等都在计算机上进行，在很短的时间内就可以全部按需要设置完成，与传统印刷工业改动一字就要涉及全局已不可同日而语。

 

集成电路的应用不仅在工业方面，在商业方面，由于微电子技术及计算机的应用，使传统的账册产生了根本的变化，账目的登录、统计、查询、存储都产生了根本的改变，于是有了大超市、大商场，这在20年前是不可想象的。如果说传统行业引入微电子技术后提高了生产效率，那么微电子技术与其他技术的结合和渗透又发展成新的技术。

 

微电子技术在轻武器中的许多应用正在研制中，如数字地图计划：为了给士兵提供需要的一切信息，可把天气数据、情报、敌友军的位置、空中成像等一切信息融合到一起，以数字方式存储，并通过无线计算机网络送到任何需要的地方，甚至是前线。如果将这种数字地图直接接入武器，不仅可以大大提高武器的精度，而且能使后勤得到可靠保障。随着电子、材料、光学、机械等各方面技术的发展，微电子技术必将广泛地应用于轻武器，发挥更大的作用。

 

总之，微电子技术已经渗透到诸如现代通信、计算机技术、医疗卫生、环境工程、能源、交通、自动化生产等各个方面,成为一种既代表国家现代化水平又与人民生活息息相关的高新技术。

 

3国内微电子技术的发展现状

 

近几年，在国家相关政策的大力支持下，国内硅基微电子技术水平不断提高，与国际先进水平的距离逐渐缩小。

 

我国微电子技术发展的特点：一、超深亚微米集成技术研究逐渐接近国际先进水平。二、集成电路设计水平提高，规模增大。经过近几年的发展，芯片设计水平明显提高，目前我国自主设计的芯片产品已涉及CPU、数字信号处理器、高端IC卡、数字电视和多媒体、3G手机以及信息安全等六大领域。IC设计水平已达到0.13pm,具有自主知识产权的核心芯片的开发及其产业化也取得了可观的突破。逐渐从过去的“低端模仿”走向以技术创新为主的“高端替代”。

 

微电子技术是当代科学技术中发展速度最快的技术之但是由于我国的微电子技术与国际先进水平差距较大，要在短期内赶上或超过是很不现实的，我国微电子各方面都落后于国外。国家正在逐步加大扶持力度，制定一系列相关政策去吸引资金和人才，形成可持续发展的微电子产业和科研体系。

 

4微电子技术的发展趋势

 

21世纪的微电子技术将从目前的3G时代逐步发展到3T时代，即存储量由Gb发展到Tb,集成电路中器件的速度由GHz发展到THz,数据传输速率由Gbps发展到Tbps。以硅基CMOS电路为主流工艺,21世纪硅微电子技术的发展趋势主要体现在三方面：_是继续增大晶圆尺寸和缩小器件的特征尺寸。发达国家和地区正在向纳米阶段进军。二是集成电路(IC)将发展成为系统集成芯片(SOC)。SOC进一步发展，可以将各种物理的、化学的和生物的敏感器和执行器与信息处理系统集成在一起，从而完成从信息获取、处理、存储、传输到执行的系统功能，这是_个更广义上的系统集成芯片。SOC是微电子设计领域的_场革命,21世纪将是SOC技术真正快速发展的时期。三是微电子技术与其它学科相结合。典型例子是微机电系统技术(MEMS)和生物芯片2。前者是微电子技术与机械、材料、传感器等多学科交叉产生的，后者则是与生物工程技术结合的产物。

 

21世纪人类将全面进入信息化社会，对微电子信息技术将不断提出更高的发展要求，微电子技术仍将继续是21世纪中最为重要的和最有活力的高科技领域之1。

 

参考文献

 

[1]余修武.微电子技术与新技术革命J.制造业自动化，2010,32(11):95-96.