多模导航SoC芯片设计研究

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摘要：当前多个全球卫星导航系统（GNSS）信号的频率及体制不同，传统的基于超外差或低中频架构的无线接收机需要在模拟域通过复杂的模拟电路进行下变频、滤波、放大、模数转换等信号处理，且需要多个模拟通道来处理多模信号，这给多模导航一体化soc芯片的设计带来了极大的挑战。针对上述情况，文中基于模拟最小化、数字最大化的思想，通过芯片内部集成高增益射频放大器、低功耗的高速模数转换器、低抖动的时钟锁相环以及数字信号处理的基带处理及CPU电路，创新性地提出一种基于软件无线电架构的多模导航SoC芯片。然后，进行55nmCMOS工艺电路设计、版图设计、仿真及硅流片验证。测试结果表明，文中的SoC芯片具备多模导航功能，定位精度可达到2.5m，授时精度为55.9ns，测速精度为0.06m/s，功耗为81mW，芯片面积大小为6230μm×4480μm。所提出的多模导航SoC芯片与市场主流产品性能相当，可满足导航系统需求。

关键词：SoC芯片；多模导航；软件无线电架构；GNSS；无线接收机；信号处理；仿真验证

随着集成电路技术的快速发展，导航系统终端经历了从第一代的分立器件及模块为主的多芯片设计到第二代的导航射频前端芯片和数字基带处理芯片为主的两片系统设计，目前已经演变成第三代基于导航SoC芯片的单芯片系统设计[1⁃4]。单芯片导航SoC芯片内部集成了导航射频前端模拟电路模块、大规模的数字基带处理以及CPU处理器模块。目前，大多数单芯片导航SoC芯片是基于超外差或低中频的无线接收机架构，通过在模拟域进行混频将接收的射频导航信号转换成中频信号；然后经过中频滤波放大，进而通过模/数转换器ADC将模拟中频信号转换成对应的数字信号；从而进入基带处理电路及CPU在数字域进行数字信号处理，得到期望的导航电文信息[5⁃7]。然而这种基于模拟域混频完成频率变换的导航SoC在期望满足多模导航信号的接收时，往往需要多个模拟通道来完成不同模式的导航信号模拟与转换，非常不利于在单片集成。本文基于模拟电路最小化、数字电路最大化的设计思想，创新性地提出了一种基于软件无线电架构的多模导航SoC芯片架构，通过低功耗高速模数转换器直接对导航信号进行射频采样量化转换，在数字域完成频率变换及信号处理。数字电路随着集成电路工艺的进步，面积和功耗可以不断降低，由于内部集成了宽带的射频放大器和高速ADC，可以对不同模式的导航信号全部进行采样量化转换，实现了单个模拟通道完成多模导航信号的处理，从而实现了系统终端的最优化设计。

1电路设计

1.1多模导航

SoC芯片的系统架构设计如图1所示，本文设计的高性能多模系统导航SoC芯片内部集成高增益射频放大器、低功耗高速ADC、锁相环、数字下变频、大规模的相关器、16个跟踪环路、AMBA总线和外设等。外围只需要搭载天线连接低噪声放大器（LNA）、声表射频滤波器（SAW）、时钟和电源，即可构成多模导航系统终端，实现实时位置及时间信息的获取[8]。图1多模导航SoC芯片的系统架构

1.2宽带射频放大器的设计

导航SoC芯片中的射频放大器主要完成导航信号的低噪声放大，使得微弱的导航信号及噪声放大到ADC可以完成量化的信号电平值[9]。不同模式导航信号的频率差异较大，为了满足北斗、GPS、GlONASS等导航信号的射频放大要求，该射频放大器的带宽设置为1.1~1.7GHz，增益设计为38dB。本文设计的射频放大器结构如图2所示。放大器包括三级放大器电路和一级输出驱动电路，在第一级的输入中还加入了宽带匹配电路，宽带匹配电路全部在片上实现。

1.3低功耗高速模数转换器

ADC的设计射频采样ADC主要完成射频信号的采样量化，将模拟信号转换成对应的数字信号，提供给后端的数字基带处理电路进行处理。该模块的主要难点是射频采样，由于要量化的信号频率高达1.5GHz以上，如果采用低通奈奎斯特ADC需要转换时钟超过3GHz，这在具体的电路实现上是十分困难的，而且电路实现所需的功耗、面积较大，也是十分不经济的。导航信号的带宽一般在几十兆赫兹以内，本文根据带通奈奎斯特采样定律，采用欠采样的ADC来完成采样量化转换，实现具体的电路功能。该ADC的模拟全功率输入带宽要包括各模式下的导航信号频率，同时要具有足够的动态范围。为了系统抗饱和的要求，该射频采样ADC要实现的具体技术指标为7bit/250MSPS，模拟输入带宽为2.5GHz，功耗低于10mW。本文设计的高速ADC结构框图如图3所示，该ADC采用的是典型的逐次逼近SARADC架构。从图3结构框图可知，该ADC可划分成如下电路子模块：宽带采样保持电路、非二进制权重电容DAC电路、动态比较器和锁存输出电路、逐次逼近控制逻辑电路和开关电容阵列控制逻辑产生电路、输出控制和驱动电路、时钟放大和处理模块、基准产生和偏置电路等[10⁃11]。

1.4高性能时钟锁相环的设计

在导航SoC芯片中，锁相环主要用于ADC、基带处理及CPU的系统时钟。由于ADC直接对射频信号完成采样量化，时钟信号的质量将限制转换后数字信号的信噪比，因此本文SoC芯片中需要设计一个低噪声、性能稳定的锁相环。本文设计的倍频锁相环结构框图如图4所示。该锁相环由鉴相器（PhaseDetector）、电荷泵（Cpump）、环路滤波器、四级压控差分振荡器、相位内插器、电压调节器、时钟选择器、分频器和测试电路等组成。采用1.2V/2.5V双电源供电，其中1V主要给鉴相器、分频器等数字电路供电；2.5V电源提供给电压基准源，产生出电荷泵、环路滤波器、压控振荡器、相位内插器等模块所需的工作电压。

1.5数字处理电路的设计

多模导航SoC芯片的数字电路如图5所示，主要包括数字基带处理电路及CPU处理器电路两大部分。数字基带处理电路主要完成数字混频、数字滤波及相关处理等操作，以实现捕获和跟踪功能。从数字化的电磁波信息中解析出卫星发射的导航电文，CPU及外设、总线等承载着软件的运行，并赋予芯片与外界通信的能力。软件运行在CPU上，读取基带解析出的导航电文，计算得到芯片的位置、速度、时间等信息，并通过NMEA协议从UART串行口输出[12⁃13]。

2版图设计

本文设计的多模导航芯片采用55nmCMOS工艺设计实现，模拟部分采用全定制的版图设计方法，放置在芯片的左下角，从左到右依次为射频放大器、ADC和PLL；数字部分采用大规模数字电路的自动布局布线的版图设计方法[14]。导航SoC芯片的版图如图6所示，芯片整体面积大小为6230μm×4480μm。

3测试结果

根据上述方案实现的多模导航SoC芯片采用数模混合集成电路的设计技术，并结合超深亚微米VLSI设计技术，不仅在功能上全面达到了设计要求，同时在芯片功耗、面积、可测性及使用灵活性方面也获得了良好的效果。基于该导航SoC芯片的系统终端测试平台，综合考虑结构、环境适应性、可靠性、电磁兼容性、长期稳定性等综合因素，所设计的导航SoC芯片系统的测试终端如图7所示，实际路测结果如图8所示。导航SoC芯片的技术指标与目前市场主流导航芯片产品性能对比如表1所示。

4结论

基于软件无线电架构的多模导航SoC芯片通过对接收到的卫星导航信号直接射频采样量化转换成对应的数字信号，在数字域完成频率变换，通过单个模拟接收通道处理多个不同频率不同制式的导航信号，极大地降低了模拟电路的规模。该导航SoC芯片通过软件配置可实现单GPS、单北斗及GPS/北斗的双模卫星信号的射频接收、基带处理、电文解析、协议处理，能够满足用户定位、授时及测速等需求。该导航SoC芯片与市场主流的SoC芯片性能相当，目前已经开展产业化应用，随着市场开拓，其将极大地促进导航产业的健康发展，推进我国卫星导航技术的国际化以及核心芯片的国产化。

作者：孙金中 付秀兰 高艳丽 单位：安徽芯纪元科技有限公司